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1. (WO2016042354) ÉCRITURE DIFFÉRÉE DE DIAGNOSTIC DE MÉMOIRE CACHE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/042354    N° de la demande internationale :    PCT/IB2014/003103
Date de publication : 24.03.2016 Date de dépôt international : 26.11.2014
CIB :
G06F 12/08 (2006.01)
Déposants : VIA ALLIANCE SEMICONDUCTOR CO., LTD. [CN/CN]; Room 301, No.2537, Jinke Road Zhangjiang Hi-tech Park Shanghai 201203 (CN)
Inventeurs : HOOKER, Rodney, E.; (US).
GASKINS, Stephan; (US).
REED, Douglas, R.; (US).
CHEN, Jason; (US)
Données relatives à la priorité :
62/052,387 18.09.2014 US
Titre (EN) CACHE MEMORY DIAGNOSTIC WRITEBACK
(FR) ÉCRITURE DIFFÉRÉE DE DIAGNOSTIC DE MÉMOIRE CACHE
Abrégé : front page image
(EN)A processor includes a cache memory having a plurality of entries. Each of the entries holds data of a cache line, a state of the cache line and a tag of the cache line. The cache memory includes an engine comprising one or more finite state machines. The processor also includes an interface to a bus over which the processor writes back modified cache lines from the cache memory to the system memory in response to encountering an architectural writeback and invalidate instruction. The processor also invalidates the state of the entries of the cache memory in response to encountering the architectural writeback and invalidate instruction. In response to being instructed to perform a cache diagnostic operation, for each entry of the entries, the engine writes the state and the tag of the entry on the bus and does not invalidate the state of the entry.
(FR)La présente invention concerne un processeur comprenant une mémoire cache possédant une pluralité d'entrées. Chacune des entrées conserve des données d'une ligne de mémoire cache, un état de la ligne de mémoire cache et une étiquette de la ligne de mémoire cache. La mémoire cache comprend un moteur comprenant une ou plusieurs machines à états finis. Le processeur comprend également une interface pour un bus sur lequel le processeur écrit en différé des lignes de mémoire cache modifiées à partir de la mémoire cache sur la mémoire système en réponse à la rencontre d'une écriture différée architecturale et d'une instruction d'invalidation. Le processeur invalide également l'état des entrées de la mémoire cache en réponse à la rencontre de l'écriture différée architecturale et de l'instruction d'invalidation. En réponse à l'instruction reçue visant à effectuer une opération de diagnostic de mémoire cache, pour chacune des entrées, le moteur écrit l'état et l'étiquette de l'entrée sur le bus et n'invalide pas l'état de l'entrée.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)