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1. (WO2016038823) TRANSISTOR À COUCHES MINCES ET PROCÉDÉ DE FABRICATION DE TRANSISTOR À COUCHES MINCES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/038823    N° de la demande internationale :    PCT/JP2015/004291
Date de publication : 17.03.2016 Date de dépôt international : 26.08.2015
CIB :
H01L 29/786 (2006.01), H01L 21/336 (2006.01)
Déposants : JOLED INC. [JP/JP]; 23, Kandanishiki-cho 3-chome, Chiyoda-ku, Tokyo 1010054 (JP)
Inventeurs : MATSUMOTO, Mitsutaka;
Mandataire : YOSHIKAWA, Shuichi; (JP)
Données relatives à la priorité :
2014-184602 10.09.2014 JP
Titre (EN) THIN FILM TRANSISTOR AND THIN FILM TRANSISTOR MANUFACTURING METHOD
(FR) TRANSISTOR À COUCHES MINCES ET PROCÉDÉ DE FABRICATION DE TRANSISTOR À COUCHES MINCES
(JA) 薄膜トランジスタ及び薄膜トランジスタの製造方法
Abrégé : front page image
(EN)A thin film transistor (1) has: a substrate (10); an oxide semiconductor layer (30), which is positioned above the substrate (10), and which has a channel region, a source region, and a drain region; a gate insulating layer (40) positioned above the oxide semiconductor layer (30); a gate electrode (50) positioned above the gate insulating layer (40); a source electrode (70S) electrically connected to the source region; and a drain electrode (70D) electrically connected to the drain region. The channel region is a region facing the gate electrode (50) by having the gate insulating layer (40) therebetween, the drain region is a region, which is positioned on the one end side of the channel region, and which has a resistance value that is lower than that of the channel region, and the source region is a region, which is positioned on the other end side of the channel region, and which has a resistance value that is lower than that of the channel region. In the oxide semiconductor layer (30), the thickness of at least a boundary portion between the drain region and the channel region is less than the thickness of the channel region.
(FR)La présente invention concerne un transistor à couches minces (1) comprenant : un substrat (10) ; une couche semi-conductrice d'oxyde (30), qui est disposée au-dessus du substrat (10), et qui comporte une région de canal, une région de source et une région de drain ; une couche d'isolation de grille (40) disposée au-dessus de la couche semi-conductrice d'oxyde (30) ; une électrode de grille (50) disposée au-dessus de la couche d'isolation de grille (40) ; une électrode de source (70S) connectée électriquement à la région de source ; et une électrode de drain (70D) connectée électriquement à la région de drain. La région de canal est une région faisant face à l'électrode de grille (50) par le fait que la couche d'isolation de grille (40) se trouve entre ces dernières, la région de drain est une région disposée du côté première extrémité de la région de canal et ayant une valeur de résistance inférieure à celle de la région de canal, et la région de source est une région disposée du côté autre extrémité de la région de canal et ayant une valeur de résistance inférieure à celle de la région de canal. Dans la couche semi-conductrice d'oxyde (30), l'épaisseur d'au moins une partie de délimitation entre la région de drain et la région de canal est inférieure à l'épaisseur de la région de canal.
(JA) 薄膜トランジスタ(1)は、基板(10)と、基板(10)の上方に位置し、チャネル領域、ソース領域及びドレイン領域を有する酸化物半導体層(30)と、酸化物半導体層(30)の上方に位置するゲート絶縁層(40)と、ゲート絶縁層(40)の上方に位置するゲート電極(50)と、ソース領域と電気的に接続されたソース電極(70S)と、ドレイン領域と電気的に接続されたドレイン電極(70D)とを有し、チャネル領域は、ゲート絶縁層(40)を挟んでゲート電極(50)と対向する領域であり、ドレイン領域は、チャネル領域の他方端側に位置し、かつ、抵抗値がチャネル領域の抵抗値よりも低い領域であり、ソース領域は、チャネル領域の一方端側に位置し、かつ、抵抗値がチャネル領域の抵抗値よりも低い領域であり、酸化物半導体層(30)において、少なくともドレイン領域とチャネル領域との境界部分の厚みがチャネル領域の厚みよりも薄い。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)