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1. (WO2016032784) CIRCUIT TAMPON AYANT UNE CAPACITÉ DE RÉPARATION ADAPTATIVE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/032784    N° de la demande internationale :    PCT/US2015/045495
Date de publication : 03.03.2016 Date de dépôt international : 17.08.2015
CIB :
G11C 29/04 (2006.01), G11C 29/44 (2006.01), G11C 29/52 (2006.01)
Déposants : RAMBUS INC. [US/US]; 1050 Enterprise Way, Suite 700 Sunnyvale, CA 94089 (US)
Inventeurs : BEST, Scott, C; (US).
LINSTADT, John Eric; (US).
ROUKEMA, Paul William; (CA)
Mandataire : KREISMAN, Lance; (US)
Données relatives à la priorité :
62/041,489 25.08.2014 US
Titre (EN) BUFFER CIRCUIT WITH ADAPTIVE REPAIR CAPABILITY
(FR) CIRCUIT TAMPON AYANT UNE CAPACITÉ DE RÉPARATION ADAPTATIVE
Abrégé : front page image
(EN)A buffer circuit is disclosed. The buffer circuit includes a command address (C/A) interface to receive an incoming activate (ACT) command and an incoming column address strobe (CAS) command. A first match circuit includes first storage to store failure row address information associated with the memory, and first compare logic. The first compare logic is responsive to the ACT command, to compare incoming row address information to the stored failure row address information. A second match circuit includes second storage to store failure column address information associated with the memory, and second compare logic. The second compare logic is responsive to the CAS command, to compare the incoming column address information to the stored failure column address information. Gating logic maintains a state of a matching row address identified by the first compare logic during the comparison carried out by the second compare logic.
(FR)L'invention concerne un circuit tampon. Le circuit tampon comprend une interface d'adresse de commande (C/A) destinée à recevoir une commande d'activation entrante (ACT) et une commande de signal d'adressage à une colonne entrante (CAS). Un premier circuit de correspondance comprend un premier stockage destiné à stocker des informations d'adresse de rangée d'échec associées à la mémoire, et une première logique de comparaison. La première logique de comparaison est sensible à la commande ACT, pour comparer une information d'adresse de rangée entrante aux informations d'adresse de rangée d'échec stockées. Un second circuit de correspondance comprend un second stockage destiné à stocker des informations d'adresse de colonne d'échec associées à la mémoire, et une seconde logique de comparaison. La seconde logique de comparaison est sensible à la commande CAS, pour comparer les informations d'adresse de colonne entrante aux informations d'adresse de colonne d'échec stockées. Une logique de déclenchement périodique maintient un état d'une adresse de rangée correspondante identifiée par la première logique de comparaison lors de la comparaison effectuée par la seconde logique de comparaison.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)