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1. (WO2016014186) SYSTÈMES ET PROCÉDÉS POUR TEST DE BOUCLE AVEC RETOUR AU NIVEAU DE LA TRANCHE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/014186    N° de la demande internationale :    PCT/US2015/036743
Date de publication : 28.01.2016 Date de dépôt international : 19.06.2015
Demande présentée en vertu du Chapitre 2 :    17.02.2016    
CIB :
G01R 31/3185 (2006.01), G01R 31/317 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventeurs : LOKE, Alvin Leng Sun; (US).
BRYAN, Thomas Clark; (US).
JALILIZEINALI, Reza; (US).
WEE, Tin Tin; (US).
KNOL, Stephen Robert; (US).
PETERSON, LuVerne Ray; (US)
Mandataire : KELTON, Thomas W.; (US)
Données relatives à la priorité :
14/339,224 23.07.2014 US
Titre (EN) SYSTEMS AND METHODS FOR WAFER-LEVEL LOOPBACK TEST
(FR) SYSTÈMES ET PROCÉDÉS POUR TEST DE BOUCLE AVEC RETOUR AU NIVEAU DE LA TRANCHE
Abrégé : front page image
(EN)Circuits and methods for loopback testing are provided. A die incorporates a receiver (RX) to each transmitter (TX) as well as a TX to each RX. This architecture is applied to each bit so, e.g., a die that transmits or receives 32 data bits during operation would have 32 transceivers (one for each bit). Focusing on one of the transceivers, a loopback architecture includes a TX data path and an RX data path that are coupled to each other through an external contact, such as a via at the transceiver. The die further includes a transmit clock tree feeding the TX data path and a receive clock tree feeding the RX data path. The transmit clock tree feeds the receive clock tree through a conductive clock node that is exposed on a surface of the die. Some systems further include a variable delay in the clock path.
(FR)L'invention concerne des circuits et des procédés pour le test de boucle avec retour. Une matrice incorpore un récepteur (RX) pour chaque transmetteur (TX) ainsi qu'un TX pour chaque RX. Cette architecture est appliquée à chaque bit donc, par exemple, une matrice qui transmet ou reçoit 32 bits de données pendant le fonctionnement comporte 32 émetteurs-récepteurs (un pour chaque bit). En se concentrant sur un des émetteurs-récepteurs, une architecture de boucle avec retour comprend un trajet de données de TX et un trajet de données de RX qui sont accouplés ensemble par un contact externe, tel qu'un trou d'interconnexion au niveau de l'émetteur-récepteur. La matrice comprend de plus un arbre d'horloge de transmission alimentant le trajet de données de TX et un arbre d'horloge de réception alimentant le trajet de données de RX. L'arbre d'horloge de transmission alimente l'arbre d'horloge de réception par un nœud d'horloge conducteur qui est exposé sur une surface de la matrice. Certains systèmes comprennent aussi un retard variable dans le trajet d'horloge.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)