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1. (WO2016010707) ENSEMBLES DE PUCES DE SEMI-CONDUCTEUR EMPILÉES À CHEMINS THERMIQUES À HAUTE EFFICACITÉ, ET SYSTÈMES ASSOCIÉS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/010707 N° de la demande internationale : PCT/US2015/037685
Date de publication : 21.01.2016 Date de dépôt international : 25.06.2015
CIB :
H01L 23/34 (2006.01) ,H01L 23/48 (2006.01) ,H01L 25/065 (2006.01) ,H01L 25/07 (2006.01)
Déposants : MICRON TECHNOLOGY, INC.[US/US]; 8000 S. Federal Way, P.O. Box 6 Boise, ID 83707-0006, US
Inventeurs : VADHAVKAR, Sameer, S.; US
LI, Xiao; US
GROOTHUIS, Steven, K.; US
LI, Jian; US
GANDHI, Jaspreet, S.; US
DEDDERIAN, James, M.; US
HEMBREE, David, R.; US
Mandataire : TOLOMEI, John, G.; US
Données relatives à la priorité :
14/330,93414.07.2014US
Titre (EN) STACKED SEMICONDUCTOR DIE ASSEMBLIES WITH HIGH EFFICIENCY THERMAL PATHS AND ASSOCIATED SYSTEMS
(FR) ENSEMBLES DE PUCES DE SEMI-CONDUCTEUR EMPILÉES À CHEMINS THERMIQUES À HAUTE EFFICACITÉ, ET SYSTÈMES ASSOCIÉS
Abrégé : front page image
(EN) A semiconductor die assembly having high efficiency thermal paths. In one embodiment, the semiconductor die assembly comprises a package support substrate, a first semiconductor die having a peripheral region and a stacking region, and a second semiconductor die attached to the stacking region of the first die such that the peripheral region is lateral of the second die. The assembly further includes a thermal transfer unit having a base attached to the peripheral region of the first die, a cover attached to the base by an adhesive, and a cavity defined by at least cover, wherein the second die is within the cavity. The assembly also includes an underfill in the cavity, wherein a fillet portion of the underfill extends a distance up along a portion of the footing and upward along at least a portion of the base.
(FR) L'invention concerne un ensemble de puces de semi-conducteur ayant des chemins thermiques à haute efficacité. Dans un mode de réalisation, l'ensemble de puces de semi-conducteur comprend un substrat de support de boîtier, une première puce de semi-conducteur présentant une région périphérique et une région d'empilement, et une seconde puce de semi-conducteur fixée à la région d'empilement de la première puce de manière que la région périphérique soit latérale relativement à la seconde puce. L'ensemble comprend en outre une unité de transfert thermique comprenant une base fixée à la région périphérique de la première puce, un couvercle fixé à la base par un adhésif, et une cavité délimitée au moins par le couvercle, la seconde puce étant située à l'intérieur de la cavité. L'ensemble comprend également une manque de métal dans la cavité, une partie cordon de la manque de métal s'étendant sur une certaine distance vers le haut le long d'une partie de la semelle et vers le haut le long d'au moins une partie de la base.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)