Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO2016007140) TECHNIQUES POUR OBTENIR UNE RÉDUCTION DE SURFACE PAR LE BIAIS DE BLOCS DE NOYAUX LOGIQUES ET DE REDONDANCES DE MÉMOIRES À OPTIMISATION MUTUELLE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/007140 N° de la demande internationale : PCT/US2014/045779
Date de publication : 14.01.2016 Date de dépôt international : 08.07.2014
CIB :
G11C 29/00 (2006.01) ,G11C 5/02 (2006.01)
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
29
Vérification du fonctionnement correct des mémoires; Test de mémoires lors d'opération en mode de veille ou hors-ligne
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
5
Détails de mémoires couverts par le groupe G11C11/71
02
Disposition d'éléments d'emmagasinage, p.ex. sous la forme d'une matrice
Déposants :
BOU-GHAZALE, Silvio, E. [US/US]; US (US)
GHOSH, Abhik [US/US]; US (US)
GOEL, Niti [IN/US]; US (US)
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95054, US (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
Inventeurs :
BOU-GHAZALE, Silvio, E.; US
GHOSH, Abhik; US
GOEL, Niti; US
Mandataire :
MALONEY, Neil, F.; US
Données relatives à la priorité :
Titre (EN) TECHNIQUES TO ACHIEVE AREA REDUCTION THROUGH CO-OPTIMIZING LOGIC CORE BLOCKS AND MEMORY REDUNDANCIES
(FR) TECHNIQUES POUR OBTENIR UNE RÉDUCTION DE SURFACE PAR LE BIAIS DE BLOCS DE NOYAUX LOGIQUES ET DE REDONDANCES DE MÉMOIRES À OPTIMISATION MUTUELLE
Abrégé :
(EN) Techniques are disclosed for achieving size reduction of embedded memory arrays through determining a spare-core layout. In an embodiment, input parameters comprising global process parameters are combined with design characteristics to compute yield values corresponding to potential redundancy configurations for a die. Resulting yields may be compared to determine which redundancy configuration is suitable to maintain a particular yield. A die configured with one or more spare cores (with no redundant memory therein) results in a yield which is equivalent to, or exceeds, the yield of a die with conventional memory redundancies. In some example cases, memory redundancy is eliminated from cores. Another embodiment provides a semiconductor structure having including an array of redundant cores, each including a composition of memory arrays and logic structures, wherein at least one of the memory arrays of each redundant core is implemented without at least one of row redundancy and column redundancy.
(FR) La présente invention concerne des techniques permettant d’obtenir une réduction de taille de réseaux de mémoires intégrés par une détermination d’un agencement à noyaux de réserve. Dans un mode de réalisation, des paramètres d’entrée comprenant des paramètres de processus globaux sont combinés à des caractéristiques de conception afin de calculer des valeurs de rendement correspondant à d’éventuelles configurations de redondance pour une puce. Les rendements résultants peuvent être comparés afin de déterminer quelle configuration de redondance est appropriée pour conserver un rendement particulier. Une puce configurée avec un ou plusieurs noyaux de réserve (ne comportant pas de mémoire redondante) aboutit à un rendement qui est équivalent ou supérieur au rendement d’une puce avec des redondances de mémoires traditionnelles. Dans certains cas donnés à titre d’exemple, une redondance de mémoires est éliminée des noyaux. Un autre mode de réalisation se rapporte à une structure semi-conductrice ayant un réseau de noyaux redondants qui comporte chacun une composition de réseau de mémoires et de structures logiques, au moins un des réseaux de mémoires de chaque noyau redondant est implémenté sans redondance de lignes et/ou de redondance de colonnes.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)