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1. (WO2016004238) STRUCTURE ET PROCÉDÉ DE CONDITIONNEMENT PAR LOTS DE PUCES SEMI-CONDUCTRICES INCORPORÉES À FAIBLE NOMBRE DE BROCHES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2016/004238    N° de la demande internationale :    PCT/US2015/038880
Date de publication : 07.01.2016 Date de dépôt international : 01.07.2015
CIB :
H01L 23/538 (2006.01), H01L 21/56 (2006.01)
Déposants : TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474 Mail Station 3999 Dallas, TX 75265-5474 (US).
TEXAS INSTRUMENTS JAPAN LIMITED [JP/JP]; 24-1, Nishi-Shinjuku 6-chome Shinjuku-ku Tokyo, 160-8366 (JP) (JP only)
Inventeurs : MASUMOTO, Mutsumi; (JP)
Mandataire : DAVIS, Michael, A., Jr.; (US)
Données relatives à la priorité :
14/320,825 01.07.2014 US
Titre (EN) STRUCTURE AND METHOD OF BATCH-PACKAGING LOW PIN COUNT EMBEDDED SEMICONDUCTOR CHIPS
(FR) STRUCTURE ET PROCÉDÉ DE CONDITIONNEMENT PAR LOTS DE PUCES SEMI-CONDUCTRICES INCORPORÉES À FAIBLE NOMBRE DE BROCHES
Abrégé : front page image
(EN)In a method of fabricating packaged semiconductor devices in panel format, a flat panel sheet as a carrier (100) is dimensioned for a set of contiguous chips and includes a stiff substrate (101) of an insulating plate, and a tape (102) having a surface layer (110) of a first adhesive releasable at elevated temperatures, a core base film (111), and a bottom layer (112) with a second adhesive attached to the substrate (101). The method includes attaching a set onto the first adhesive layer, the chip terminals having terminals with metal bumps facing away from the first adhesive layer. Also, the method includes laminating a compliant insulating material to fill gaps between the bumps and to form an insulating frame surrounding the set, grinding lamination material to expose the bumps, plasma-cleaning, and sputtering at least one layer of metal.
(FR)L’invention concerne un procédé de fabrication de dispositifs semi-conducteurs conditionnés dans un format de panneau, selon lequel une feuille de panneau plate servant de support (100) est dimensionnée pour un ensemble de puces contiguës et inclut un substrat (101) rigide d’une plaque isolante, et une bande (102) comportant une couche de surface (110) d’un premier adhésif amovible à des températures élevées, une pellicule de base de noyau (111), et une couche inférieure (112) comportant un second adhésif fixé au substrat (101). Le procédé consiste à fixer un ensemble sur la première couche adhésive, les bornes de puces comportant des bornes à billes de métal s’éloignant de la première couche adhésive. Le procédé consiste également à stratifier un matériau isolant conforme pour remplir les espaces entre les billes et pour former une armature isolante entourant l’ensemble, à poncer le matériau de stratification pour découvrir les billes, à nettoyer par plasma, et à pulvériser au moins une couche de métal.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)