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1. (WO2016003432) CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE ENTRELACÉ ET PROCÉDÉ D'ÉTALONNAGE D'UN CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE ENTRELACÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/003432 N° de la demande internationale : PCT/US2014/044957
Date de publication : 07.01.2016 Date de dépôt international : 30.06.2014
CIB :
H03M 1/16 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
M
CODAGE, DÉCODAGE OU CONVERSION DE CODE, EN GÉNÉRAL
1
Conversion analogique/numérique; Conversion numérique/analogique
12
Convertisseurs analogiques/numériques
14
Conversion par étapes, avec pour chaque étape la mise en jeu de moyens de conversion identiques ou différents et délivrant plus d'un bit
16
avec modification de l'échelle, c. à d. en changeant l'amplification entre les étapes
Déposants :
SYNOPSYS, INC. [US/US]; 690 East Middlefield Road Mountain View, CA 94043, US
Inventeurs :
DE FIGUEIREDO, Pedro Miguel, Ferreira; US
Mandataire :
PATEL, Rajiv, P.; Fenwick & West LLP 801 California Street Mountain View, CA 94041, US
Données relatives à la priorité :
Titre (EN) INTERLEAVED ANALOG-TO-DIGITAL CONVERTER AND METHOD FOR CALIBRATING AN INTERLEAVED ANALOG-TO-DIGITAL CONVERTER
(FR) CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE ENTRELACÉ ET PROCÉDÉ D'ÉTALONNAGE D'UN CONVERTISSEUR ANALOGIQUE-NUMÉRIQUE ENTRELACÉ
Abrégé :
(EN) An interleaved analog-to-digital converter, ADC, comprises a first and a second sub-ADC (ADC1, ADC2) and a timing control unit (TC). The first sub-ADC (ADC1) is configured to convert a first calibration signal (Vlcal) into a first calibration code ( CC1) depending on a first sub-clock signal ( Φ1). The second sub-ADC (ADC2) comprises a programmable delay element ( DE2 ) configured to generate a calibrated second sub-clock signal (Φ2' ) by shifting a phase of a second sub-clock signal ( Φ2 ) by a delay depending on a control signal. The second sub-ADC (ADC2) is configured to convert a second calibration signal (V2cal) into a second calibration code ( CC2 ) depending on the calibrated second sub-clock signal (Φ2' ). The timing control (TC) unit generates the control signal (CS) comparing the second calibration code ( CC2 ) to the first calibration code (CC1).
(FR) L'invention concerne un convertisseur analogique-numérique, ADC, entrelacé, qui comporte un premier et un deuxième sous-ADC (ADC1, ADC2) et une unité de commande de synchronisation (TC). Le premier sous-ADC (ADC1) est configuré pour convertir un premier signal d'étalonnage (V1cal) en un premier code d'étalonnage (CC1) en fonction d'un premier sous-signal d'horloge (Φ1). Le deuxième sous-ADC (ADC2) comporte un élément à retard programmable (DE2) configuré pour générer un deuxième sous-signal d'horloge étalonné (Φ2') par décalage de la phase d'un deuxième sous-signal d'horloge (Φ2) par un retard qui dépend d'un signal de commande. Le deuxième sous-ADC (ADC2) est configuré pour convertir un deuxième signal d'étalonnage (V2cal) en un deuxième code d'étalonnage (CC2) en fonction du deuxième sous-signal d'horloge étalonné (Φ2'). L'unité de commande de synchronisation (TC) génère le signal de commande (CS) par comparaison du deuxième code d'étalonnage (CC2) au premier code d'étalonnage (CC1).
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)