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1. (WO2016000339) PROCÉDÉ D'INTERCONNEXION DE PUCE, PUCE ET DISPOSITIF
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/000339 N° de la demande internationale : PCT/CN2014/087995
Date de publication : 07.01.2016 Date de dépôt international : 30.09.2014
CIB :
G06F 13/40 (2006.01)
Déposants : SANECHIPS TECHNOLOGY CO., LTD.[CN/CN]; ZTE Industrial Park, Liuxian Avenue, Xili Street, Nanshan District Shenzhen, Guangdong 518055, CN
Inventeurs : JIANG, Jianping; CN
Mandataire : CHINA PAT INTELLECTUAL PROPERTY OFFICE; 2nd Floor, Zhongguancun Intellectual Property Building Block B, No.21 Haidian South Road, Haidian Beijing 100080, CN
Données relatives à la priorité :
201410307250.X30.06.2014CN
Titre (EN) CHIP INTERCONNECTION METHOD, CHIP AND DEVICE
(FR) PROCÉDÉ D'INTERCONNEXION DE PUCE, PUCE ET DISPOSITIF
(ZH) 一种芯片互连的方法、芯片及装置
Abrégé : front page image
(EN) Disclosed are a chip interconnection method, a chip and a device, wherein the method comprises: receiving a master/slave mode selection signal, wherein the master/slave mode selection signal is used for indicating that a chip is a master chip or a slave chip; and when it is determined that the chip itself is a master chip according to the master/slave mode selection signal, accessing N slave chips, controlling the N slave chips, and cooperating with the N slave chips to perform memory data processing, where N is a positive integer which is greater than or equal to 1.
(FR) L'invention concerne un procédé d'interconnexion de puce, une puce et un dispositif, le procédé consistant : à recevoir un signal de sélection de mode maître/asservi, le signal de sélection de mode maître/asservi étant utilisé pour indiquer qu'une puce est une puce maître ou une puce asservie; et lorsqu'il est déterminé que la puce elle-même est une puce maître selon le signal de sélection de mode maître/asservi, à accéder à N puces asservies, commander les N puces asservies, et coopérer avec les N puces asservies pour réaliser un traitement de données de mémoire, N étant un nombre entier positif qui est supérieur ou égal à 1.
(ZH) 本发明公开了一种芯片互连的方法、芯片及装置,其中方法包括:接收主从模式选择信号;其中,所述主从模式选择信号用于指示芯片为主芯片或从芯片;当根据所述主从模式选择信号确定自身为主芯片时,访问N个从芯片,对所述N个从芯片进行控制、并且与所述N个从芯片配合进行内存数据处理;N为大于等于1的正整数。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)