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1. (WO2016000336) SUBSTRAT MATRICIEL DE TFT AU POLYSILICIUM BASSE TEMPÉRATURE, SON PROCÉDÉ DE FABRICATION, ET APPAREIL D'AFFICHAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2016/000336 N° de la demande internationale : PCT/CN2014/087893
Date de publication : 07.01.2016 Date de dépôt international : 30.09.2014
CIB :
H01L 21/336 (2006.01) ,H01L 29/786 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
18
les dispositifs ayant des corps semi-conducteurs comprenant des éléments du quatrième groupe de la Classification Périodique, ou des composés AIIIBV, avec ou sans impuretés, p.ex. des matériaux de dopage
334
Procédés comportant plusieurs étapes pour la fabrication de dispositifs du type unipolaire
335
Transistors à effet de champ
336
à grille isolée
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
29
Dispositifs à semi-conducteurs spécialement adaptés au redressement, à l'amplification, à la génération d'oscillations ou à la commutation et ayant au moins une barrière de potentiel ou une barrière de surface; Condensateurs ou résistances ayant au moins une barrière de potentiel ou une barrière de surface, p.ex. jonction PN, région d'appauvrissement, ou région de concentration de porteurs de charges; Détails des corps semi-conducteurs ou de leurs électrodes
66
Types de dispositifs semi-conducteurs
68
commandables par le seul courant électrique fourni ou par la seule tension appliquée, à une électrode qui ne transporte pas le courant à redresser, amplifier ou commuter
76
Dispositifs unipolaires
772
Transistors à effet de champ
78
l'effet de champ étant produit par une porte isolée
786
Transistors à couche mince
Déposants : BOE TECHNOLOGY GROUP CO., LTD.[CN/CN]; No.10 Jiuxianqiao Rd. Chaoyang District Beijing 100015, CN
Inventeurs : LONG, Chunping; CN
LIANG, Yinan; CN
LIU, Zheng; CN
WANG, Zuqiang; CN
TIAN, Xueyan; CN
Mandataire : CHINA SCIENCE PATENT & TRADEMARK AGENT LTD.; Suite 4-1105, No. 87, West 3rd Ring North Rd., Haidian District Beijing 100089, CN
Données relatives à la priorité :
201410305758.630.06.2014CN
Titre (EN) LOW-TEMPERATURE POLY-SILICON TFT ARRAY SUBSTRATE, MANUFACTURING METHOD THEREFOR, AND DISPLAY APPARATUS
(FR) SUBSTRAT MATRICIEL DE TFT AU POLYSILICIUM BASSE TEMPÉRATURE, SON PROCÉDÉ DE FABRICATION, ET APPAREIL D'AFFICHAGE
(ZH) 低温多晶硅TFT阵列基板及其制备方法、显示装置
Abrégé :
(EN) A low-temperature poly-silicon TFT array substrate, a manufacturing method therefor, and a display apparatus. The manufacturing method comprises: forming a poly-silicon active layer (4) and a poly-silicon storage capacitor lower electrode plate (3) on a substrate (1) at the same time by using a step type photoresist process and a one-time photolithography process; forming a gate insulation layer (6) on the poly-silicon active layer (4) and the poly-silicon storage capacitor lower electrode plate (3); forming a metal layer on the gate insulation layer (6), and etching the metal layer to form a gate (7) and a gate line (7a) connected to the gate (7), a source (9), a drain (10) and a data line (9b) connected to the source (9) and the drain (10); forming a passivation layer (11), a photoresist layer and a pixel electrode layer (12) in sequence, performing patterning process treatment on the passivation layer (11), the photoresist layer and the pixel electrode layer (12), and forming patterns of inter-layer insulation layer via holes and a pixel electrode by using the one-time photolithography process; and forming a pixel defined layer (13) on the pixel electrode. The number of times of using the photolithography process is reduced, the defect-free rate of the process is improved, and costs are reduced.
(FR) L'invention concerne un substrat matriciel de transistors à couches minces (TFT) au polysilicium basse température, son procédé de fabrication, et un appareil d'affichage. Le procédé de fabrication comprend : la formation d'une couche active de polysilicium (4) et d'une plaque d'électrode inférieure de condensateur de stockage au polysilicium (3) sur un substrat (1) en même temps par utilisation d'un processus à résine photosensible du type à étapes et d'un processus de photolithographie en une fois ; la formation d'une couche d'isolation de grille (6) sur la couche active de polysilicium (4) et la plaque d'électrode inférieure de condensateur de stockage au polysilicium (3) ; la formation d'une couche métallique sur la couche d'isolation de grille (6), et la gravure de cette couche métallique pour former une grille (7) et une ligne de grille (7a) connectée à la grille (7), une source (9), un drain (10) et une ligne de données (9b) connectée à la source (9) et au drain (10) ; la formation d'une couche de passivation (11), d'une couche de résine photosensible et d'une couche d'électrode de pixel (12) en séquence, la réalisation d'un traitement de processus de formation des motifs sur la couche de passivation (11), la couche de résine photosensible et la couche d'électrode de pixel (12), et la formation de motifs de trous d'interconnexion de couche d'isolation inter-couche et d'une électrode de pixel par utilisation du processus de photolithographie en une fois ; et la formation d'une couche définie de pixel (13) sur l'électrode de pixel. Le nombre d'utilisations du processus de photolithographie est réduit, le taux de produits sans défaut du processus est amélioré, et les coûts sont réduits.
(ZH) 一种低温多晶硅TFT阵列基板及其制备方法、显示装置,该制备方法包括:利用台阶式光刻胶工艺,通过一次光刻工艺在基板(1)上同时形成多晶硅有源层(4)和多晶硅存储电容下极板(3);在多晶硅有源层(4)和多晶硅存储电容下极板(3)上形成栅极绝缘层(6);在栅极绝缘层(6)上形成金属层,刻蚀金属层形成栅极(7)及与其相连的栅线(7a),源电极(9)、漏电极(10)及与其相连的数据线(9b);依次形成钝化层(11)、光刻胶层和像素电极层(12),并对其进行构图工艺处理,通过一次光刻工艺形成层间绝缘层过孔和像素电极图案;在像素电极上形成像素定义层(13)。减少了光刻工艺次数,提升了工艺良率,降低了成本。
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)