Recherche dans les collections de brevets nationales et internationales
Une partie du contenu de cette demande n'est pas disponible pour le moment.
Si cette situation persiste, contactez-nous auObservations et contact
1. (WO2015172372) CIRCUIT DE BOUCLE À VERROUILLAGE DE PHASE N FRACTIONNAIRE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2015/172372 N° de la demande internationale : PCT/CN2014/077643
Date de publication : 19.11.2015 Date de dépôt international : 16.05.2014
CIB :
H03L 7/18 (2006.01) ,G06F 1/04 (2006.01)
H ÉLECTRICITÉ
03
CIRCUITS ÉLECTRONIQUES FONDAMENTAUX
L
COMMANDE AUTOMATIQUE, DÉMARRAGE, SYNCHRONISATION OU STABILISATION DES GÉNÉRATEURS D'OSCILLATIONS OU D'IMPULSIONS ÉLECTRONIQUES
7
Commande automatique de fréquence ou de phase; Synchronisation
06
utilisant un signal de référence qui est appliqué à une boucle verrouillée en fréquence ou en phase
16
Synthèse de fréquence indirecte, c. à d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase
18
en utilisant un diviseur de fréquence ou un compteur dans la boucle
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
1
Détails non couverts par les groupes G06F3/-G06F13/89
04
Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
Déposants :
LATTICE SEMICONDUCTOR CORPORATION [US/US]; 111 SW 5th Avenue, Suite 700 Portland, Oregon 97204, US
Inventeurs :
LUO, Kexin; US
ZHOU, Kai; US
CAO, Shengguo; US
YUE, Lingfeng; US
CHU, Fangqing; US
SHEN, Yu; US
WU, Zhi; US
Mandataire :
SHANGHAI PATENT & TRADEMARK LAW OFFICE, LLC; 435 Guiping Road Shanghai 200233, CN
Données relatives à la priorité :
Titre (EN) FRACTIONAL-N PHASE LOCKED LOOP CIRCUIT
(FR) CIRCUIT DE BOUCLE À VERROUILLAGE DE PHASE N FRACTIONNAIRE
Abrégé :
(EN) A fractional-N phase locked loop (PLL) circuit (104, 600, 800) is provided. The PLL circuit (104, 600, 800) generates a spread spectrum clock (SSC), using average techniques to suppress phase interpolator nonlinearity. The PLL circuit (600, 800) includes fractional dividers (606, 806) with hybrid finite impulse response (FIR) filtering. Furthermore, a small size and low power divider (606, 806) for a hybrid FIR fractional-N PLL circuit (600, 800) is provided.
(FR) L'invention concerne un circuit de boucle à verrouillage de phase (PLL) N fractionnaire (104, 600, 800). Le circuit PLL (104, 600, 800) génère une horloge à spectre étalé (SSC), à l'aide de techniques de moyenne pour supprimer la non-linéarité d'interpolateur de phase. Le circuit PLL (600, 800) comprend des diviseurs fractionnaires (606, 806) dotés d'un filtrage à réponse impulsionnelle finie (FIR) hybride. En outre, l'invention concerne un diviseur (606, 806) de faible puissance et de petite taille destiné à un circuit PLL (600, 800) N fractionnaire FIR hybride.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)
Also published as:
US20160248431CN106537785