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1. (WO2015172086) PROCÉDÉ ET APPAREIL DE RÉDUCTION DE TEMPS D'ESSAI
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2015/172086 N° de la demande internationale : PCT/US2015/029996
Date de publication : 12.11.2015 Date de dépôt international : 08.05.2015
CIB :
G01R 31/3177 (2006.01) ,G06F 11/25 (2006.01)
G PHYSIQUE
01
MÉTROLOGIE; ESSAIS
R
MESURE DES VARIABLES ÉLECTRIQUES; MESURE DES VARIABLES MAGNÉTIQUES
31
Dispositions pour vérifier les propriétés électriques; Dispositions pour la localisation des pannes électriques; Dispositions pour l'essai électrique caractérisées par ce qui est testé, non prévues ailleurs
28
Essai de circuits électroniques, p.ex. à l'aide d'un traceur de signaux
317
Essai de circuits numériques
3177
Essais de fonctionnement logique, p.ex. au moyen d'analyseurs logiques
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
11
Détection d'erreurs; Correction d'erreurs; Contrôle de fonctionnement
22
Détection ou localisation du matériel d'ordinateur défectueux en effectuant des tests pendant les opérations d'attente ou pendant les temps morts, p.ex. essais de mise en route
25
Essais de fonctionnement logique, p.ex. au moyen d'analyseurs logiques
Déposants :
TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, Mail Station 3999 Dallas, TX 75265-5474, US
TEXAS INSTRUMENTS JAPAN LIMITED [JP/JP]; 24-1, Nishi-Shinjuku 6-chome Shinjuku-ku, 160-8366, JP (JP)
Inventeurs :
POTTY, Sreenath Narayanan; IN
MITTAL, Rajesh; IN
KAWOOSA, Mudasir Shafat; IN
SINGHAL, Vivek; IN
Mandataire :
DAVIS, Michael A. Jr.; US
Données relatives à la priorité :
14/272,76008.05.2014US
Titre (EN) METHOD AND APPARATUS FOR TEST TIME REDUCTION
(FR) PROCÉDÉ ET APPAREIL DE RÉDUCTION DE TEMPS D'ESSAI
Abrégé :
(EN) In described examples of a circuit (100) for testing an integrated circuit (IC), the circuit (100) includes an input converter (104) that receives N scan inputs (102) and generates M pseudo scan inputs (106), where M and N are integers. A scan compression architecture (110) is coupled to the input converter (104) and generates P pseudo scan outputs (116) in response to the M pseudo scan inputs (106). An output converter (118) is coupled to the scan compression architecture (110) and generates Q scan outputs (120) in response to the P pseudo scan outputs (116), where P and Q are integers. The input converter (104) receives the N scan inputs (102) at a first frequency and generates the M pseudo scan inputs (106) at a second frequency. The output converter (118) receives the P pseudo scan outputs (116) at the second frequency and generates the Q scan outputs (120) at the first frequency.
(FR) Dans des exemples décrits, la présente invention concerne un circuit (100) pour tester un circuit intégré (IC), lequel circuit (100) comprend un convertisseur d'entrée (104) qui reçoit N entrées de balayage (102) et génère M pseudo entrées de balayage (106), où M et N sont des nombres entiers. Une architecture de compression de balayage (110) est couplée au convertisseur d'entrée (104) et génère P pseudo sorties de balayage (116) en réponse aux M pseudo entrées de balayage (106). Un convertisseur de sortie (118) est couplé à l'architecture de compression de balayage (110) et génère Q sorties de balayage (120) en réponse aux P pseudo sorties de balayage (116), où P et Q sont des nombres entiers. Le convertisseur d'entrée (104) reçoit les N entrées de balayage (102) à une première fréquence, et génère les M pseudo entrées de balayage (106) à une seconde fréquence. Le convertisseur de sortie (118) reçoit les P pseudo sorties de balayage (116) à la seconde fréquence, et génère les Q sorties de balayage (120) à la première fréquence.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)
Also published as:
CN106461724JP2017520934