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1. (WO2015171914) MÉTHODOLOGIE DE COHÉRENCE DE CACHE À BASE DE RÉPERTOIRE D'INTERCONNEXION DE SYSTÈME CUBE DE MÉMOIRE HYBRIDE
Dernières données bibliographiques dont dispose le Bureau international

N° de publication : WO/2015/171914 N° de la demande internationale : PCT/US2015/029718
Date de publication : 12.11.2015 Date de dépôt international : 07.05.2015
CIB :
G06F 12/06 (2006.01)
G PHYSIQUE
06
CALCUL; COMPTAGE
F
TRAITEMENT ÉLECTRIQUE DE DONNÉES NUMÉRIQUES
12
Accès, adressage ou affectation dans des systèmes ou des architectures de mémoire
02
Adressage ou affectation; Réadressage
06
Adressage d'un bloc physique de transfert, p.ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
Déposants :
MICRON TECHNOLOGY, INC. [US/US]; 8000 So. Federal Way Boise, Idaho 83716-9632, US
Inventeurs :
LEIDEL, John; US
MURPHY, Richard C.; US
Mandataire :
MADDEN, Robert B.; US
Données relatives à la priorité :
61/990,20708.05.2014US
Titre (EN) HYBRID MEMORY CUBE SYSTEM INTERCONNECT DIRECTORY-BASED CACHE COHERENCE METHODOLOGY
(FR) MÉTHODOLOGIE DE COHÉRENCE DE CACHE À BASE DE RÉPERTOIRE D'INTERCONNEXION DE SYSTÈME CUBE DE MÉMOIRE HYBRIDE
Abrégé :
(EN) A system includes a plurality of host processors and a plurality of hybrid memory cube (HMC) devices configured as a distributed shared memory for the host processors. An HMC device includes a plurality of integrated circuit memory die including at least a first memory die arranged on top of a second memory die, and at least a portion of the memory of the memory die is mapped to include at least a portion of a memory coherence directory; and a logic base die including at least one memory controller configured to manage three-dimensional (3D) access to memory of the plurality of memory die by at least one second device, and logic circuitry configured to implement a memory coherence protocol for data stored in the memory of the plurality of memory die.
(FR) Selon l'invention, un système comprend une pluralité de processeurs hôtes et une pluralité de dispositifs cubes mémoires hybrides (HMC) configurés en mémoire partagée distribuée pour les processeurs hôtes. Un dispositif HMC comprend une pluralité de matrices de mémoire à circuit intégré comprenant au moins une première matrice de mémoire agencée au-dessus d'une deuxième matrice de mémoire, et au moins une partie de la mémoire de la matrice de mémoire est mappée pour comprendre au moins une partie d'un répertoire de cohérence de mémoire ; et une matrice de base logique comprenant au moins un gestionnaire de mémoire configuré pour gérer l'accès tridimensionnel (3D) à la mémoire de la pluralité de matrices de mémoire par au moins un deuxième dispositif, et une circuiterie logique configurée pour mettre en œuvre un protocole de cohérence de mémoire pour des données stockées dans la mémoire de la pluralité de matrices de mémoire.
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États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)
Also published as:
CN106462501EP3140743JP2017515239KR1020170002586