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1. (WO2015141820) SYSTÈME DE MÉMOIRE CACHE ET SYSTÈME DE PROCESSEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/141820    N° de la demande internationale :    PCT/JP2015/058417
Date de publication : 24.09.2015 Date de dépôt international : 20.03.2015
CIB :
G06F 12/08 (2006.01), G06F 12/10 (2006.01)
Déposants : KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP)
Inventeurs : TAKEDA Susumu; (JP).
FUJITA Shinobu; (JP)
Mandataire : KATSUNUMA Hirohito; (JP)
Données relatives à la priorité :
2014-058817 20.03.2014 JP
Titre (EN) CACHE MEMORY SYSTEM AND PROCESSOR SYSTEM
(FR) SYSTÈME DE MÉMOIRE CACHE ET SYSTÈME DE PROCESSEUR
(JA) キャッシュメモリシステムおよびプロセッサシステム
Abrégé : front page image
(EN)[Problem] To efficiently differentiate between two or more memories with different characteristics in order to avoid reductions in processing efficiency. [Solution] This cache memory system is provided with: an access information storage unit which stores a hierarchical memory group that includes two or more memories with different characteristics, and stores address conversion information for converting from a virtual address contained in an access request of a processor to a physical address, and which stores information relating to the access frequency and/or information relating to access limits for each data unit for which there has been an access request from the processor; and a controller which performs access control by selecting a specific memory from the hierarchical memory group on the basis of the information relating to the access frequency and/or the information relating to access limits in the access information storage unit for each data unit for which there has been an access request from the processor.
(FR)L’invention aborde le problème de l’efficacité de différentiation entre deux mémoires ou plus avec des caractéristiques différentes afin d’éviter les réductions de l’efficacité de traitement. La solution selon la présente invention consiste en un système de mémoire cache qui comporte : une unité d’enregistrement d’informations d’accès qui enregistre un groupe de mémoires hiérarchique qui inclut deux mémoires ou plus dont les caractéristiques sont différentes, et qui enregistre des informations de conversion d’adresse permettant de convertir une adresse virtuelle contenue dans une requête d’accès d’un processeur en une adresse physique, et qui enregistre des informations portant sur la fréquence d’accès et/ou des informations portant sur des limites d’accès pour chaque unité de données pour laquelle le processeur a émis une requête d’accès ; et un contrôleur qui procède au contrôle d’accès en sélectionnant une mémoire spécifique parmi le groupe de mémoires hiérarchique sur la base des informations portant sur la fréquence d’accès et/ou des informations portant sur des limites d’accès dans l'unité d'enregistrement d'informations d'accès pour chaque unité de données pour laquelle le processeur a émis une requête d’accès.
(JA)【課題】特性の異なる2以上のメモリを効率よく使い分けて、処理効率が低下しないようにする。 【解決手段】キャッシュメモリシステムは、特性の異なる2以上のメモリを含む階層化メモリ群と、プロセッサのアクセス要求に含まれる仮想アドレスから物理アドレスへのアドレス変換情報を格納するとともに、プロセッサからアクセス要求のあった各データについてのアクセス頻度に関する情報とアクセス制限に関する情報との少なくとも一方を格納するアクセス情報記憶部と、プロセッサからアクセス要求のあった各データについてのアクセス情報記憶部内のアクセス頻度に関する情報とアクセス制限に関する情報との少なくとも一方の情報に基づき、特定のメモリを階層化メモリ群の中から選択してアクセス制御を行うコントローラと、を備える。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)