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1. (WO2015136680) CIRCUIT DE COMMANDE DE TENSION ET DISPOSITIF DE STOCKAGE À SEMI-CONDUCTEURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/136680    N° de la demande internationale :    PCT/JP2014/056807
Date de publication : 17.09.2015 Date de dépôt international : 13.03.2014
CIB :
G11C 16/06 (2006.01), G05F 1/56 (2006.01)
Déposants : KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP)
Inventeurs : MORIYAMA, Wataru; (JP).
MINAMOTO, Takatoshi; (JP)
Mandataire : SAKAI INTERNATIONAL PATENT OFFICE; Toranomon Mitsui Building, 8-1, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1000013 (JP)
Données relatives à la priorité :
Titre (EN) VOLTAGE CONTROL CIRCUIT AND SEMICONDUCTOR STORAGE DEVICE
(FR) CIRCUIT DE COMMANDE DE TENSION ET DISPOSITIF DE STOCKAGE À SEMI-CONDUCTEURS
(JA) 電圧制御回路及び半導体記憶装置
Abrégé : front page image
(EN)According to an embodiment, provided is a buck-type voltage control circuit comprising a first NMOS transistor (41), a second NMOS transistor (42), an op-amp (43), and an adjustment circuit (44i). The adjustment circuit is connected between a first line (444), which connects the source of the first NMOS transistor and a second node (N2), and a second line (445), which connects the drain of the second NMOS transistor and a third node (N3). If an overshoot occurs and the potential of an output node (Nout) exceeds a target value, a discharge path (446) is formed from the second node on the output node side via the second NMOS transistor to a first reference potential (Vr1, GND), whereas if the potential of the output node is less than or equal to the potential, the discharge path is interrupted.
(FR)Selon un mode de réalisation, l'invention porte sur un circuit de commande de tension de type abaisseur de tension comprenant un premier transistor NMOS (41), un deuxième transistor NMOS (42), un amplificateur opérationnel (43) et un circuit de réglage (44i). Le circuit de réglage est connecté entre une première ligne (444), qui relie la source du premier transistor NMOS et un second nœud (N2), et une seconde ligne (445), qui relie le drain du deuxième transistor NMOS et un troisième nœud (N3). Si un dépassement se produit et le potentiel d'un nœud de sortie (Nsortie) dépasse une valeur cible, un chemin de décharge (446) est formé depuis le second nœud sur le côté de nœud de sortie par l'intermédiaire du deuxième transistor NMOS vers un premier potentiel de référence (Vr1, GND), tandis que si le potentiel du nœud de sortie est inférieur à ou égal au potentiel, le chemin de décharge est interrompu.
(JA)実施形態によれば、第1 のNMOS トランジスタ(41)と第2 のNMOS トランジスタ(42)とオペアンプ(43)と調整回路(44i)を有する降圧型の電圧制御回路が提供される。調整回路は、第1 のNMOS トランジスタのソースと第2 のノード(N2)を接続する第1 のライン(444)と、第2 のNMOS トランジスタのドレインと第3 のノード(N3)を接続する第2 のライン(445)との間に接続され、オーバーシュートが発生し出力ノード(Nout)の電位が目標値を超えた場合に出力ノード側の第2 のノードから第2 のNMOS トランジスタを介して第1 の基準電位(Vr1,GND)への放電パス(446)を形成し、出力ノードの電位が目標値以下である場合には放電パスを遮断する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)