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1. (WO2015136412) SYSTÈME DE CIRCUIT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/136412    N° de la demande internationale :    PCT/IB2015/051567
Date de publication : 17.09.2015 Date de dépôt international : 04.03.2015
CIB :
H01L 21/8242 (2006.01), H01L 21/822 (2006.01), H01L 21/8234 (2006.01), H01L 21/8238 (2006.01), H01L 27/04 (2006.01), H01L 27/06 (2006.01), H01L 27/088 (2006.01), H01L 27/092 (2006.01), H01L 27/105 (2006.01), H01L 27/108 (2006.01), H01L 29/786 (2006.01)
Déposants : SEMICONDUCTOR ENERGY LABORATORY CO., LTD. [JP/JP]; 398, Hase Atsugi-shi, Kanagawa 2430036 (JP)
Inventeurs : YAMAZAKI, Shunpei; (JP).
SHIONOIRI, Yutaka; .
ATSUMI, Tomoaki; .
NAGATSUKA, Shuhei; .
OKAZAKI, Yutaka; .
HONDO, Suguru;
Données relatives à la priorité :
2014-052263 14.03.2014 JP
2014-052864 16.03.2014 JP
2014-055459 18.03.2014 JP
2014-070518 28.03.2014 JP
2014-093321 30.04.2014 JP
Titre (EN) CIRCUIT SYSTEM
(FR) SYSTÈME DE CIRCUIT
Abrégé : front page image
(EN)A semiconductor device with a transistor having favorable electrical characteristics is provided. The semiconductor device has a memory circuit and a circuit that are over the same substrate. The memory circuit includes a capacitor, a first transistor, and a second transistor. A gate of the first transistor is electrically connected to the capacitor and one of a source and a drain of the second transistor. The circuit includes a third transistor and a fourth transistor that are electrically connected to each other in series. The first transistor and the third transistor each include an active layer including silicon, and the second transistor and the fourth transistor each include an active layer including an oxide semiconductor.
(FR)La présente invention concerne un dispositif à semi-conducteur comprenant un transistor présentant des caractéristiques électriques avantageuses. Ledit dispositif à semi-conducteur comprend un circuit de mémoire et un circuit disposées au-dessus du même substrat. Ledit circuit de mémoire comprend un premier transistor et un deuxième transistor. Une grille du premier transistor est électriquement connectée au condensateur et à un élément parmi une source et un drain du deuxième transistor. Ledit circuit comprend un troisième transistor et un quatrième transistor qui sont électriquement connectés en série l'un à l'autre. Ledit premier transistor et ledit troisième transistor comprennent chacun une couche active comprenant du silicium, et ledit deuxième transistor et ledit quatrième transistor comprennent chacun une couche active comprenant un oxyde semi-conducteur.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)