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1. (WO2015135490) CIRCUIT DE COMMANDE DE DIVISEUR, DISPOSITIF DE DIVISION DE FRÉQUENCE FRACTIONNAIRE, SYNTHÉTISEUR DE FRÉQUENCE ET UN PROCÉDÉ DE SYNTHÈSE DE FRÉQUENCE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/135490    N° de la demande internationale :    PCT/CN2015/074123
Date de publication : 17.09.2015 Date de dépôt international : 12.03.2015
CIB :
H03L 7/06 (2006.01)
Déposants : MEDIATEK SINGAPORE PTE. LTD. [SG/SG]; (SG)
Inventeurs : WU, Min-Jie; (SG)
Mandataire : BEIJING SANYOU INTELLECTUAL PROPERTY AGENCY LTD.; 16th Fl., Block A, Corporate Square, No.35 Jinrong Street Beijing 100033 (CN)
Données relatives à la priorité :
61/951,709 12.03.2014 US
Titre (EN) DIVISOR CONTROL CIRCUIT, FRACTIONAL FREQUENCY DIVISION DEVICE, FREQUENCY SYNTHESIZER AND FREQUENCY SYNTHESIS METHOD
(FR) CIRCUIT DE COMMANDE DE DIVISEUR, DISPOSITIF DE DIVISION DE FRÉQUENCE FRACTIONNAIRE, SYNTHÉTISEUR DE FRÉQUENCE ET UN PROCÉDÉ DE SYNTHÈSE DE FRÉQUENCE
Abrégé : front page image
(EN)A divisor control circuit allows a frequency divider to have a fractional divisor. The divisor control circuit includes: a multiplexer, arranged to select one of a first clock signal and a second clock signal as a multiplexed signal according to a selection signal, and accordingly provide the multiplexed signal to the frequency divider, wherein there is a phase difference between the first clock signal and the second clock signal; and a selection signal generation circuit, coupled to the multiplexer, arranged to generate the selection signal according to a frequency-divided signal outputted by the frequency divider. The multiplexer alternately selects the first clock signal and the second clock signal as the multiplexed signal during a period of the frequency-divided signal.
(FR)L'invention porte sur un circuit de commande de diviseur qui permet à un diviseur de fréquence d'avoir un diviseur fractionnaire. Le circuit de commande de diviseur comporte : un multiplexeur, agencé pour sélectionner l'un d'un premier signal d'horloge et d'un second signal d'horloge en tant que signal multiplexé selon un signal de sélection, et par conséquent fournir le signal multiplexé au diviseur de fréquence, une différence de phase existant entre le premier signal d'horloge et le second signal d'horloge; et un circuit de génération de signal de sélection, couplé au multiplexeur, agencé pour générer le signal de sélection selon un signal divisé en fréquence délivré par le diviseur de fréquence. Le multiplexeur sélectionne alternativement le premier signal d'horloge et le second signal d'horloge en tant que signal multiplexé pendant une période du signal divisé en fréquence.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)