WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2015134227) APPROCHES POUR NETTOYER UNE TRANCHE DE SEMI-CONDUCTEUR DURANT DES PROCESSUS DE DÉCOUPAGE LASER ET DE DÉCOUPAGE EN DÉS DE TRANCHE DE SEMI-CONDUCTEUR PAR GRAVURE AU PLASMA HYBRIDES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/134227    N° de la demande internationale :    PCT/US2015/017163
Date de publication : 11.09.2015 Date de dépôt international : 23.02.2015
CIB :
H01L 21/301 (2006.01), H01L 21/78 (2006.01)
Déposants : APPLIED MATERIALS, INC. [US/US]; 3050 Bowers Avenue Santa Clara, California 95054 (US)
Inventeurs : HOLDEN, James Matthew; (US).
LEI, Wei-Sheng; (US).
PAPANU, James S.; (US).
KUMAR, Ajay; (US)
Mandataire : BERNADICOU, Michael A.; (US)
Données relatives à la priorité :
14/201,452 07.03.2014 US
Titre (EN) APPROACHES FOR CLEANING A WAFER DURING HYBRID LASER SCRIBING AND PLASMA ETCHING WAFER DICING PROCESSES
(FR) APPROCHES POUR NETTOYER UNE TRANCHE DE SEMI-CONDUCTEUR DURANT DES PROCESSUS DE DÉCOUPAGE LASER ET DE DÉCOUPAGE EN DÉS DE TRANCHE DE SEMI-CONDUCTEUR PAR GRAVURE AU PLASMA HYBRIDES
Abrégé : front page image
(EN)Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes are described. In an example, a method of dicing a semiconductor wafer having a front surface having a plurality of integrated circuits thereon involves forming an underfill material layer between and covering metal pillar/solder bump pairs of the integrated circuits. The method also involves forming a mask layer on the underfill material layer. The method also involves laser scribing mask layer and the underfill material layer to provide scribe lines exposing portions of the semiconductor wafer between the integrated circuits. The method also involves removing the mask layer. The method also involves, subsequent to removing the mask layer, plasma etching the semiconductor wafer through the scribe lines to singulate the integrated circuits, wherein the second insulating layer protects the integrated circuits during at least a portion of the plasma etching. The method also involves, subsequent to the plasma etching, thinning but not removing the underfill material layer to partially expose the metal pillar/solder bump pairs of the integrated circuits.
(FR)L'invention porte sur des approches pour nettoyer une tranche de semi-conducteur durant des processus de découpage laser et de découpage en dés de tranche de semi-conducteur par gravure au plasma hybrides. Selon un exemple, un procédé de découpage en dés d'une tranche de semi-conducteur ayant une surface avant ayant une pluralité de circuits intégrés sur cette dernière implique la formation d'une couche de matériau de sous-remplissage entre et le recouvrement de paires de piliers/bossages de soudure métalliques des circuits intégrés. Le procédé consiste également à former une couche de masque sur la couche de matériau de sous-remplissage. Le procédé consiste également à découper au laser la couche de masque et la couche de matériau de sous-remplissage pour fournir des lignes de découpe présentant des parties de la tranche de semi-conducteur entre les circuits intégrés. Le procédé consiste également à retirer la couche de masque. Le procédé consiste également, après le retrait de la couche de masque, à graver au plasma la tranche de semi-conducteur à travers les lignes de découpe pour singulariser les circuits intégrés, la seconde couche d'isolation protégeant les circuits intégrés durant au moins une partie de la gravure au plasma. Le procédé consiste également, après la gravure au plasma, à amincir sans retirer la couche de matériau de sous-remplissage pour présenter partiellement les paires de piliers/bossages de soudure métalliques des circuits intégrés.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)