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1. (WO2015134099) INTERCONNEXION DE PROCESSEURS DE RÉSEAU MULTI-CŒUR AYANT UNE CONNEXION MULTI-NŒUD
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/134099    N° de la demande internationale :    PCT/US2014/072806
Date de publication : 11.09.2015 Date de dépôt international : 30.12.2014
CIB :
G06F 9/54 (2006.01), G06F 12/08 (2006.01)
Déposants : CAVIUM, INC. [US/US]; 2315 N. First Street San Jose, CA 95131 (US)
Inventeurs : ASHER, David H.; (US).
KESSLER, Richard E.; (US).
DOBBIE, Bradley D.; (US).
AKKAWI, Isam; (US).
PERVEILER, John M.; (US).
FALDAMIS, Georgios; (US).
OLIVEIRA, Charles M.; (US)
Mandataire : MEAGHER, Timothy J.; (US)
Données relatives à la priorité :
14/201,507 07.03.2014 US
Titre (EN) MULTI-CORE NETWORK PROCESSOR INTERCONNECT WITH MULTI-NODE CONNECTION
(FR) INTERCONNEXION DE PROCESSEURS DE RÉSEAU MULTI-CŒUR AYANT UNE CONNEXION MULTI-NŒUD
Abrégé : front page image
(EN)According to at least one example embodiment, a method of data coherence is employed within a multi-chip system to enforce cache coherence between chip devices of the multi-node system. According at least one example embodiment, a message is received by a first chip device of the multiple chip devices from a second chip device of the multiple chip devices. The message triggers invalidation of one or more copies, if any, of a data block. The data block stored in a memory attached to, or residing in, the first chip device. Upon determining that one or more remote copies of the data block are stored in one or more other chip devices, other than the first chip device, the first chip device sends one or more invalidation requests to the one or more other chip devices for invalidating the one or more remote copies of the data block.
(FR)Selon au moins un mode de réalisation à titre d'exemple, un procédé de cohérence de données est employé à l'intérieur d'un système multi-puce pour mettre en œuvre une cohérence de mémoire cache entre des dispositifs de puce du système multi-nœud. Selon au moins un mode de réalisation à titre d'exemple, un message est reçu par un premier dispositif de puce des multiples dispositifs de puce en provenance d'un second dispositif de puce des multiples dispositifs de puce. Le message déclenche l'invalidation d'une ou plusieurs copies, le cas échéant, d'un bloc de données. Le bloc de données est stocké dans une mémoire fixée à, ou résidant dans, le premier dispositif de puce. Lors de la détermination qu'une ou plusieurs copies à distance du bloc de données sont stockées dans un ou plusieurs autres dispositifs de puce, autres que le premier dispositif de puce, le premier dispositif de puce envoie une ou plusieurs requêtes d'invalidation à le ou les autres dispositifs de puce pour invalider la ou les copies à distance du bloc de données.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)