WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2015132851) DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/132851    N° de la demande internationale :    PCT/JP2014/055261
Date de publication : 11.09.2015 Date de dépôt international : 03.03.2014
CIB :
H01L 21/8247 (2006.01), H01L 21/336 (2006.01), H01L 21/8234 (2006.01), H01L 27/088 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
Déposants : UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza 179098 (SG) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
MASUOKA Fujio [JP/JP]; (JP) (US only).
NAKAMURA Hiroki [JP/JP]; (JP) (US only)
Inventeurs : MASUOKA Fujio; (JP).
NAKAMURA Hiroki; (JP)
Mandataire : TSUJII Koichi; NAKAMURA & PARTNERS, Shin-Tokyo Bldg., 3-1, Marunouchi 3-chome, Chiyoda-ku, Tokyo 1008355 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)This semiconductor device has: a first columnar semiconductor layer; a first selective gate that is formed around a first selective gate insulating film surrounding the first columnar semiconductor layer; a first contact electrode that is formed around a first gate insulating film surrounding a first columnar semiconductor layer upper portion; a first bit line that is connected to the first columnar semiconductor layer upper portion and a first contact electrode upper portion; a second columnar semiconductor layer; a first control gate that is formed around a layer that has a first charge accumulation layer which surrounds the second columnar semiconductor layer; a second control gate that is formed around a layer having a second charge accumulation layer, which is formed above the first control gate, and which surrounds the second columnar layer; a second contact electrode that is formed around a second gate insulating film surrounding a second columnar semiconductor layer upper portion; and first lower internal wiring that connects a first columnar semiconductor layer lower portion and a second columnar semiconductor layer lower portion to each other. The second columnar semiconductor layer upper portion, and a second contact electrode upper portion are connected to each other.
(FR)La présente invention concerne un dispositif semi-conducteur qui comporte : une première couche semi-conductrice en colonne; une première grille sélective qui est formée autour d'une première pellicule isolante de grille sélective entourant la première couche semi-conductrice en colonne; une première électrode de contact qui est formée autour d'une première pellicule isolante de grille entourant une partie supérieure de la première couche semi-conductrice en colonne; une première ligne de bits qui est connectée à la partie supérieure de la première couche semi-conductrice en colonne et à une partie supérieure de la première électrode de contact; une deuxième couche semi-conductrice en colonne; une première grille de commande qui est formée autour d'une couche qui a une première couche d'accumulation de charges qui entoure la deuxième couche semi-conductrice en colonne; une deuxième grille de commande qui est formée autour d'une couche comportant une deuxième couche d'accumulation de charges, qui est formée au-dessus de la première grille de commande, et qui entoure la deuxième couche en colonne; une deuxième électrode de contact qui est formée autour d'une deuxième pellicule isolante de grille entourant une partie supérieure de la deuxième couche semi-conductrice en colonne; et un premier câblage interne inférieur qui connecte une partie inférieure de la première couche semi-conductrice en colonne et une partie inférieure de la deuxième couche semi-conductrice en colonne entre elles. La partie supérieure de la deuxième couche semi-conductrice en colonne et une partie supérieure de la deuxième électrode de contact sont connectées entre elles.
(JA) 第1の柱状半導体層と、第1の柱状半導体層を取り囲む第1の選択ゲート絶縁膜の周囲に形成された第1の選択ゲートと、第1の柱状半導体層上部を取り囲む第1のゲート絶縁膜の周囲に形成された第1のコンタクト電極と、第1の柱状半導体層上部と第1のコンタクト電極上部に接続された第1のビット線と、第2の柱状半導体層と、第2の柱状半導体層を取り囲む第1の電荷蓄積層を有する層の周囲に形成された第1の制御ゲートと、第1の制御ゲートの上方に形成された第2の柱状半導体層を取り囲む第2の電荷蓄積層を有する層の周囲に形成された第2の制御ゲートと、第2の柱状半導体層上部を取り囲む第2のゲート絶縁膜の周囲に形成された第2のコンタクト電極と、第2の柱状半導体層上部と第2のコンタクト電極上部とは接続されるのであって、第1の柱状半導体層の下部と第2の柱状半導体層の下部を接続する第1の下部内部配線と、を有する半導体装置。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)