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1. (WO2015130885) CIRCUITS DE POLARISATION ET PROCÉDÉS POUR DISPOSITIFS EMPILÉS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/130885    N° de la demande internationale :    PCT/US2015/017652
Date de publication : 03.09.2015 Date de dépôt international : 26.02.2015
Demande présentée en vertu du Chapitre 2 :    16.12.2015    
CIB :
H03F 1/02 (2006.01), H03F 1/22 (2006.01), H03F 3/193 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, CA 92121-1714 (US)
Inventeurs : HUR, Joonhoi; (US).
DRAXLER, Paul, Joseph; (US).
PRESTI, Calogero; (US).
CASSIA, Marco; (US)
Mandataire : EDWARDS, Gary J.; Haynes and Boone, LLP 2323 Victory Avenue Suite 700 Dallas, Texas 75219 (US)
Données relatives à la priorité :
61/945,368 27.02.2014 US
14/298,665 06.06.2014 US
Titre (EN) BIAS CIRCUITS AND METHODS FOR STACKED DEVICES
(FR) CIRCUITS DE POLARISATION ET PROCÉDÉS POUR DISPOSITIFS EMPILÉS
Abrégé : front page image
(EN)Embodiments of the present disclosure include a bias circuit (101) for generating bias voltages to stacked transistors (M2-MN). In one embodiment, stacked transistors (M2-MN) are coupled between an input transistor (Ml) and an output node. A modulated power supply voltage (Vdd(t)) and an input signal (Vin) produce a voltage (Vo) at the output node. The modulated power supply voltage (Vdd(t)) is provided as an input to the bias circuit (101). Bias voltages are generated that change with the power supply voltage (Vdd(t)). In one embodiment, particular transistors in the stack are biased so that their source and drain terminals are effectively short circuited when the power supply voltage (Vdd(t)) is reduced.
(FR)Des modes de réalisation de la présente invention comprennent un circuit de polarisation (101) pour générer des tensions de polarisation pour des transistors empilés (M2-MN). Dans un mode de réalisation, les transistors empilés (M2-MN) sont couplés entre un transistor d'entrée (Ml) et un nœud de sortie. Une tension d'alimentation modulée (Vdd(t)) et un signal d'entrée (Vin) produisent une tension (Vo) au niveau du nœud de sortie. La tension d'alimentation modulée (Vdd(t)) est fournie en tant qu'entrée au circuit de polarisation (101). Des tensions de polarisation sont générées et varient avec la tension d'alimentation (Vdd(t)). Dans un mode de réalisation, en particulier les transistors de la pile sont polarisés de sorte que leurs bornes de source et de drain sont court-circuitées de manière efficace lorsque la tension d'alimentation (Vd(t)) est réduite.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)