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1. (WO2015129088) DISPOSITIF DE LIAISON ET PROCÉDÉ DE LIAISON
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/129088    N° de la demande internationale :    PCT/JP2014/075922
Date de publication : 03.09.2015 Date de dépôt international : 29.09.2014
CIB :
H01L 21/52 (2006.01), H01L 21/60 (2006.01)
Déposants : SHINKAWA LTD. [JP/JP]; 51-1, 2-chome, Inadaira, Musashimurayama-shi, Tokyo 2088585 (JP)
Inventeurs : KAKUTANI Osamu; (JP).
KOBAYASHI Taito; (JP).
SATO Yasushi; (JP)
Données relatives à la priorité :
2014-037161 27.02.2014 JP
Titre (EN) BONDING DEVICE AND BONDING METHOD
(FR) DISPOSITIF DE LIAISON ET PROCÉDÉ DE LIAISON
(JA) ボンディング装置およびボンディング方法
Abrégé : front page image
(EN) Provided are: an intermediate stage (41); a transportation unit (30) for transporting a semiconductor chip (11) and placing the semiconductor chip (11) on the intermediate stage (41); and first and second bonding units (50A, 50B) for picking up the semiconductor chip (11) from the intermediate stage (41) and bonding the semiconductor chip (11) to a circuit board (15). The intermediate stage (41) moves between a first position (P1) at which the first bonding unit (50A) can pick up the semiconductor chip (11) and a second position (P2) at which the second bonding unit (50B) can pick up the semiconductor chip (11). A bonding device and a bonding method are thereby provided that make it possible to reduce the processing time for each circuit board and provide economy of space.
(FR) La présente invention concerne : un étage intermédiaire (41) ; une unité de transport (30) permettant de transporter une puce à semi-conducteur (11) et de placer la puce à semi-conducteur (11) sur l'étage intermédiaire (41) ; et des première et seconde unités de liaison (50A, 50B) permettant de saisir la puce à semi-conducteur (11) à partir de l'étage intermédiaire (41) et de lier la puce à semi-conducteur (11) sur une carte de circuit imprimé (15). L'étage intermédiaire (41) se déplace entre une première position (P1) au niveau de laquelle la première unité de liaison (50A) peut saisir la puce à semi-conducteur (11) et une seconde position (P2) au niveau de laquelle la seconde unité de liaison (50B) peut saisir la puce à semi-conducteur (11). L'invention pourvoit ainsi à un dispositif de liaison et à un procédé de liaison qui permettent de réduire le temps de traitement pour chaque carte de circuit imprimé et d'obtenir une économie d'espace.
(JA) 中間ステージ41と、半導体チップ11を移送して中間ステージ41に載置する移送部30と、中間ステージ41から半導体チップ11をピックアップして当該半導体チップ11を回路基板15にボンディングする第1ボンディング部50Aおよび第2ボンディング部50Bと、を備え、中間ステージ41は、第1ボンディング部50Aが半導体チップ11をピックアップ可能な第1位置P1と第2ボンディング部50Bが半導体チップ11をピックアップ可能な第2位置P2との間を移動する。 これにより、回路基板あたりの処理時間を短縮するとともに、スペースの増加を抑制することのできるボンディング装置およびボンディング方法を提供する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)