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1. (WO2015126998) ENSEMBLES D'INTERCONNEXION À TROUS D'INTERCONNEXION DANS LE SILICIUM ET À ÉLÉMENTS DE RELAXATION DES CONTRAINTES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/126998    N° de la demande internationale :    PCT/US2015/016480
Date de publication : 27.08.2015 Date de dépôt international : 19.02.2015
CIB :
H01L 21/60 (2006.01)
Déposants : MICRON TECHNOLOGY, INC. [US/US]; 8000 S. Federal Way, P.o. Box 6 Boise, ID 83707-0006 (US)
Inventeurs : LI, Hongqi; (US).
JINDAL, Anurag; (US).
LU, Jin; (US).
DAMARLA, Gowrisankar; (US).
RAMALINGAM, Shyam; (US)
Mandataire : KLASSEN, Karl, L.; (US)
Données relatives à la priorité :
14/188,367 24.02.2014 US
Titre (EN) INTERCONNECT ASSEMBLIES WITH THROUGH-SILICON VIAS AND STRESS-RELIEF FEATURES
(FR) ENSEMBLES D'INTERCONNEXION À TROUS D'INTERCONNEXION DANS LE SILICIUM ET À ÉLÉMENTS DE RELAXATION DES CONTRAINTES
Abrégé : front page image
(EN)A semiconductor device in accordance with some embodiments includes a substrate structure and a conductive interconnect extending through at least a portion of the substrate structure. The conductive interconnect can include a through-silicon via and a stress- relief feature that accommodates thermal expansion and/or thermal contraction of material to manage internal stresses in the semiconductor device. Methods of manufacturing the semiconductor device in accordance with some embodiments includes removing material of the conductive interconnect to form the stress-relief gap.
(FR)Un dispositif à semi-conducteur selon certains modes de réalisation de l'invention comprend une structure de substrat et une interconnexion conductrice s'étendant à travers au moins une partie de la structure de substrat. L'interconnexion conductrice peut comprendre un trou d'interconnexion dans le silicium et un élément de relaxation des contraintes qui permet la dilatation thermique et/ou la contraction thermique du matériau afin de gérer des contraintes internes dans le dispositif à semi-conducteur. Des procédés de fabrication du dispositif à semi-conducteur selon certains modes de réalisation consistent à retirer de la matière de l'interconnexion conductrice pour former l'espace de relaxation des contraintes.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)