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1. (WO2015123426) DISPOSITIF INTÉGRÉ COMPRENANT DES PUCES EMPILÉES SUR DES COUCHES DE REDISTRIBUTION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2015/123426 N° de la demande internationale : PCT/US2015/015639
Date de publication : 20.08.2015 Date de dépôt international : 12.02.2015
Demande présentée en vertu du Chapitre 2 : 09.12.2015
CIB :
H01L 23/538 (2006.01) ,H01L 21/60 (2006.01) ,H01L 21/56 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
23
Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
52
Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre
538
la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
50
Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes H01L21/06-H01L21/326185
60
Fixation des fils de connexion ou d'autres pièces conductrices, devant servir à conduire le courant vers le ou hors du dispositif pendant son fonctionnement
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
50
Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes H01L21/06-H01L21/326185
56
Capsulations, p.ex. couches de capsulation, revêtements
Déposants :
QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventeurs :
RAY, Urmi; US
GU, Shiqun; US
Mandataire :
THAVONEKHAM, S. Sean; US
LOZA, Julio; Loza & Loza LLP 305 North Second Avenue #127 Upland, CA 91786, US
Données relatives à la priorité :
14/181,37114.02.2014US
Titre (EN) INTEGRATED DEVICE COMPRISING STACKED DIES ON REDISTRIBUTION LAYERS
(FR) DISPOSITIF INTÉGRÉ COMPRENANT DES PUCES EMPILÉES SUR DES COUCHES DE REDISTRIBUTION
Abrégé :
(EN) An integrated device that includes a dielectric layer (202) configured as a base for the integrated device, several redistribution metal layers (230,240,2560,260) in the dielectric layer, a first wafer level die (206) coupled to a first surface of the dielectric layer, and a second wafer level die (208) coupled to the first wafer level die. The dielectric layer includes several dielectric layers. In some other implementations, the first wafer level die (206) is coupled to the redistribution metal layers through a first set of interconnects (216). In some other implementations, the first wafer level die (606) includes several through substrate vias (629). In some implementations, the second wafer level die (210) is coupled to the redistribution metal layers through a first set of interconnects, the TSVs, a second set of interconnects, and a set of solder balls. In all implementations, the integrated device includes an encapsulation layer that encapsulates the first and second wafer level dies.
(FR) Selon certains aspects, la présente invention concerne un dispositif intégré qui comprend : une couche diélectrique conçue sous la forme d'une base pour le dispositif intégré; plusieurs couches métalliques de redistribution dans la couche diélectrique; une première puce sur tranche couplée à une première surface de la couche diélectrique; et une seconde puce sur tranche couplée à la première puce sur tranche. La couche diélectrique comporte plusieurs couches diélectriques. Dans certains modes de réalisation, la première puce sur tranche est couplée aux couches métalliques de redistribution au moyen d'un premier ensemble d'interconnexions. Dans certains modes de réalisation, la première puce sur tranche inclut plusieurs trous d'interconnexion de substrat débouchants (TSV). Dans certains modes de réalisation, la seconde puce sur tranche est couplée aux couches métalliques de redistribution par l'intermédiaire d'un premier ensemble d'interconnexions, des TSV, d'un second ensemble d'interconnexions, et d'un ensemble de billes de soudure. Dans certains modes de réalisation, le dispositif intégré comprend une couche d'encapsulation qui contient les première et seconde puces sur tranche.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)