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1. (WO2015123069) AMPLIFICATEUR DE DÉTECTION À COURANT VERROUILLÉ À ANNULATION DE DÉCALAGE NMOS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/123069    N° de la demande internationale :    PCT/US2015/014502
Date de publication : 20.08.2015 Date de dépôt international : 04.02.2015
CIB :
G11C 7/06 (2006.01), G11C 7/08 (2006.01), G11C 11/16 (2006.01), G11C 7/02 (2006.01), G11C 13/00 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US).
INDUSTRY-ACADEMIC COOPERATION FOUNDATION [KR/KR]; Yonsei University 134 Sichon-dong Seodaemun-gu Seoul 120-749 (KR)
Inventeurs : JUNG, Seong-Ook; (KR).
NA, Taehui; (KR).
KIM, Ji-su; (KR).
KIM, Jung Pill; (US).
KANG, Seung Hyuk; (US)
Mandataire : LENKIN, Alan M.; (US)
Données relatives à la priorité :
14/179,115 12.02.2014 US
Titre (EN) NMOS-OFFSET CANCELING CURRENT-LATCHED SENSE AMPLIFIER
(FR) AMPLIFICATEUR DE DÉTECTION À COURANT VERROUILLÉ À ANNULATION DE DÉCALAGE NMOS
Abrégé : front page image
(EN)A resistive memory sensing method includes sensing outputs of an offset-cancelling dual stage sensing circuit (OCDS-SC) by an NMOS offset-cancelling current latched sense amplifier circuit (NOC-CLSA). The NOC-CLSA is configured with a reduced input capacitance and a reduced offset voltage. Input transistors of the NOC-CLSA are coupled between latch circuitry and ground. A first phase output of the OCDS-SC is stored by the NOC-CLSA during a pre-charge step of the NOC-CLSA operation. A second phase output of the OCDS-SC is stored by the NOC-CLSA during an offset-cancelling step of the NOC-CLSA operation. By pipelining the OCDS-SC and NOC-CLSA, a sensing delay penalty of the OCDS-SC is overcome.
(FR)L'invention concerne un procédé de détection de mémoire résistive qui consiste à détecter des sorties d'un circuit de détection à double étage à annulation de décalage (OCDS-SC) par un circuit d'amplificateur de détection à courant verrouillé à annulation de décalage NMOS (NOC-CLSA). Le NOC-CLSA est configuré afin d'avoir une capacité d'entrée et une tension de décalage réduites. Des transistors d'entrée du NOC-CLSA sont couplés entre un circuit de verrouillage et la masse. Une première sortie de phase du OCDS-SC est stockée par le NOC-CLSA pendant une étape de pré-charge de l'opération de NOC-CLSA. Une seconde sortie de phase du OCDS-SC est stockée par le NOC-CLSA pendant une étape d'annulation de décalage de l'opération de NOC-CLSA. Par traitement en pipeline du OCDS-SC et du NOC-CLSA, une pénalité de retard de détection du OCDS-SC est surmontée.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)