Certains contenus de cette application ne sont pas disponibles pour le moment.
Si cette situation persiste, veuillez nous contacter àObservations et contact
1. (WO2015120226) MÉMOIRE VIVE DYNAMIQUE À LARGEUR DE BANDE ÉLEVÉE UTILISANT UN INTERPOSEUR ET UN EMPILEMENT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication : WO/2015/120226 N° de la demande internationale : PCT/US2015/014749
Date de publication : 13.08.2015 Date de dépôt international : 06.02.2015
CIB :
H01L 25/065 (2006.01) ,H01L 25/18 (2006.01) ,H01L 21/56 (2006.01) ,G11C 5/06 (2006.01)
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25
Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
03
les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes H01L27/-H01L51/132
04
les dispositifs n'ayant pas de conteneurs séparés
065
les dispositifs étant d'un type prévu dans le groupe H01L27/81
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
25
Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
18
les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes H01L27/-H01L51/166
H ÉLECTRICITÉ
01
ÉLÉMENTS ÉLECTRIQUES FONDAMENTAUX
L
DISPOSITIFS À SEMI-CONDUCTEURS; DISPOSITIFS ÉLECTRIQUES À L'ÉTAT SOLIDE NON PRÉVUS AILLEURS
21
Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de dispositifs à semi-conducteurs ou de dispositifs à l'état solide, ou bien de leurs parties constitutives
02
Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
04
les dispositifs présentant au moins une barrière de potentiel ou une barrière de surface, p.ex. une jonction PN, une région d'appauvrissement, ou une région de concentration de porteurs de charges
50
Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes H01L21/06-H01L21/326185
56
Capsulations, p.ex. couches de capsulation, revêtements
G PHYSIQUE
11
ENREGISTREMENT DE L'INFORMATION
C
MÉMOIRES STATIQUES
5
Détails de mémoires couverts par le groupe G11C11/71
06
Dispositions pour interconnecter électriquement des éléments d'emmagasinage
Déposants :
SUTARDJA, Sehat [US/US]; US
Inventeurs :
SUTARDJA, Sehat; US
Mandataire :
LEE, Lewis, C.; US
Données relatives à la priorité :
14/615,31705.02.2015US
61/936,80006.02.2014US
61/937,34007.02.2014US
Titre (EN) HIGH-BANDWIDTH DRAM USING INTERPOSER AND STACKING
(FR) MÉMOIRE VIVE DYNAMIQUE À LARGEUR DE BANDE ÉLEVÉE UTILISANT UN INTERPOSEUR ET UN EMPILEMENT
Abrégé :
(EN) Embodiments of the present disclosure provide a packaging arrangement that comprises an interposer and a system on chip (SoC) die disposed on the interposer. The packaging arrangement also comprises a plurality of memory dies stacked on one another to provide a stack of memory dies. A bottom memory die of the stack of memory dies is disposed on the interposer adjacent to the SoC die. Each memory die includes input/output (I/O) pads, wherein the I/O pads of a corresponding memory die are located on only one side of the corresponding memory die. The plurality of memory dies is stacked on one another such that all of the I/O pads are arranged along a same side of the stack of memory dies. The plurality of memory dies is also stacked such that all the I/O pads are exposed.
(FR) La présente invention concerne, dans des modes de réalisation, un agencement d'encapsulation qui comprend un interposeur et une puce du type système sur puce (SoC) disposée sur l'interposeur. L'agencement d'encapsulation comprend également une pluralité de puces de mémoire empilées les unes sur les autres pour donner un empilement de puces de mémoire. Une puce de mémoire inférieure de l'empilement de puces de mémoire est disposée sur l'interposeur à proximité de la puce SoC. Chaque puce de mémoire comprend des plots d'entrée/sortie (E/S), les plots E/S d'une puce de mémoire correspondante étant situés sur un seul côté de la puce de mémoire correspondante. Les multiples puces de mémoire sont empilées les unes sur les autres de telle sorte que tous les plots E/S soient agencés le long d'un même côté de l'empilement de puces de mémoire. Les multiples puces de mémoire sont également empilées de telle sorte que tous les plots E/S soient apparents.
front page image
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)