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1. (WO2015116736) APPROCHE DFT POUR PERMETTRE UN DIAGNOSTIC PLUS RAPIDE D'UNE CHAÎNE DE BALAYAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/116736    N° de la demande internationale :    PCT/US2015/013378
Date de publication : 06.08.2015 Date de dépôt international : 28.01.2015
CIB :
G01R 31/28 (2006.01), H03K 19/00 (2006.01)
Déposants : TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, Mail Station 3999 Dallas, TX 75266-5474 (US).
TEXAS INSTRUMENTS JAPAN LIMITED [JP/JP]; 24-1, Nishi-Shinjuku 6-chome Shinjuku-ku Tokyo, 160-8366 (JP) (JP only)
Inventeurs : MITTAL, Rajesh, Kumar; (IN).
KURIAN, Charles; (IN).
PODDUTUR, Sumanth, Reddy; (IN)
Mandataire : DAVIS, Michael, A., Jr.; (US)
Données relatives à la priorité :
14/165,846 28.01.2014 US
Titre (EN) DFT APPROACH TO ENABLE FASTER SCAN CHAIN DIAGNOSIS
(FR) APPROCHE DFT POUR PERMETTRE UN DIAGNOSTIC PLUS RAPIDE D'UNE CHAÎNE DE BALAYAGE
Abrégé : front page image
(EN)In described examples, a circuit (100) that facilitates faster diagnosis of a plurality of logic circuits (135) connected in a scan chain is provided. The circuit (100) includes a first multiplexer (105) that receives a scan data input (110). A flip-flop (125) is coupled to an output of the first multiplexer (105) and generates a scan pattern. An inverter (145) generates an inverted feedback signal (115) in response to the scan pattern. The inverted feedback signal (115) is provided to the first multiplexer (105). The plurality of logic circuits (135) is connected in the scan chain and generates a logic output in response to the scan pattern. A bypass multiplexer (142) is coupled to the plurality of logic circuits (135). The bypass multiplexer (142) generates a scan output (SO) in response to the logic output, the scan data input (110) and a segment bypass input (112).
(FR)Dans les exemples décrits, l'invention porte sur un circuit (100) qui facilite un diagnostic plus rapide d'une pluralité de circuits logiques (135) reliés dans une chaîne de balayage. Le circuit (100) comprend un premier multiplexeur (105) qui reçoit une entrée de données de balayage (110). Une bascule bistable (125) est couplée à une sortie du premier multiplexeur (105) et génère un diagramme de balayage. Un inverseur (145) génère un signal de contre-réaction inversé (115) en réponse au diagramme de balayage. Le signal de contre-réaction inversé (115) est fourni au premier multiplexeur (105). La pluralité de circuits logiques (135) sont reliés à la chaîne de balayage et génèrent une sortie logique en réponse au diagramme de balayage. Un multiplexeur de dérivation (142) est couplé à la pluralité de circuits logiques (135). Le multiplexeur de dérivation (142) génère une sortie de balayage (SO) en réponse à la sortie logique, l'entrée de données de balayage (110) et une entrée de dérivation de segment (112).
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)