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1. (WO2015114802) DISPOSITIF À CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR ET SYSTÈME D'ALIMENTATION ÉLECTRIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/114802    N° de la demande internationale :    PCT/JP2014/052286
Date de publication : 06.08.2015 Date de dépôt international : 31.01.2014
CIB :
H03K 17/687 (2006.01), H02M 3/00 (2006.01), H02M 3/135 (2006.01), H03K 17/695 (2006.01)
Déposants : RENESAS ELECTRONICS CORPORATION [JP/JP]; 1753, Shimonumabe, Nakahara-ku, Kawasaki-shi, Kanagawa 2118668 (JP)
Inventeurs : KONDO, Daisuke; (JP).
TATENO, Koji; (JP).
KISHITA, Yumi; (JP).
UNO, Tomoaki; (JP)
Mandataire : TSUTSUI, Yamato; Tsutsui & Associates, 3F, Shinjuku Gyoen Bldg., 3-10, Shinjuku 2-chome, Shinjuku-ku, Tokyo 1600022 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND POWER SUPPLY SYSTEM
(FR) DISPOSITIF À CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR ET SYSTÈME D'ALIMENTATION ÉLECTRIQUE
(JA) 半導体集積回路装置および電源システム
Abrégé : front page image
(EN)This semiconductor integrated circuit device is provided with: a first voltage terminal; a second voltage terminal; an output terminal; a high-side MOSFET connected between the first voltage terminal and the output terminal; a low-side MOSFET, which is connected between the output terminal and the second voltage terminal, and which has first and second gate electrodes; a drive circuit, which turns on/off the high-side MOSFET and the low-side MOSFET in a complementary manner; and a second gate electrode control circuit that forms a second gate control signal to be supplied to the second gate electrode of the low-side MOSFET. The second gate electrode control circuit is provided with a voltage forming circuit that supplies the second gate electrode of the low-side MOSFET with a negative voltage with respect to a voltage at the source of the low-side MOSFET.
(FR)La présente invention concerne un dispositif à circuit intégré semi-conducteur qui comporte : une première borne de tension ; une deuxième borne de tension ; une borne de sortie ; un MOSFET de côté haut connecté entre la première borne de tension et la borne de sortie ; un MOSFET de côté bas, lequel est connecté entre la borne de sortie et la deuxième borne de tension, et lequel comprend des première et deuxième électrodes de grille ; un circuit d'attaque, qui active/désactive le MOSFET de côté haut et le MOSFET de côté bas de manière complémentaire ; et un circuit de commande de deuxième électrode de grille qui forme un signal de commande de deuxième grille devant alimenter la deuxième électrode de grille du MOSFET de côté bas. Le circuit de commande de deuxième électrode de grille comporte un circuit de formation de tension qui alimente la deuxième électrode de grille du MOSFET de côté bas en une tension négative par rapport à une tension à la source du MOSFET de côté bas.
(JA) 半導体集積回路装置は、第1電圧端子、第2電圧端子、出力端子、第1電圧端子と出力端子との間に接続されたハイサイドMOSFETと、出力端子と第2電圧端子との間に接続され、第1および第2ゲート電極を有するロウサイドMOSFETと、ハイサイドMOSFETとロウサイドMOSFETとを相補的にオン/オフする駆動回路と、ロウサイドMOSFETの第2ゲート電極へ供給される第2ゲート制御信号を形成する第2ゲート電極制御回路とを具備する。第2ゲート電極制御回路は、ロウサイドMOSFETのソースにおける電圧に対して、負の電圧を、ロウサイドMOSFETの第2ゲート電極に供給する電圧形成回路を具備する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)