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1. (WO2015112321) DÉTECTEUR DE PHASE TOUT OU RIEN (BBPD) DIFFÉRENTIEL UTILISANT DES CELLULES NUMÉRIQUES STANDARD
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/112321    N° de la demande internationale :    PCT/US2015/010086
Date de publication : 30.07.2015 Date de dépôt international : 05.01.2015
Demande présentée en vertu du Chapitre 2 :    25.11.2015    
CIB :
H03L 7/085 (2006.01), H03L 7/081 (2006.01)
Déposants : QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventeurs : CHEN, Jia-yi; (US)
Mandataire : READ, Randol W.; Patterson & Sheridan, L.L.P. 24 Greenway Plaza Suite 1600 Houston, Texas 77046 (US).
HAMMACK, Marcus; Patterson & Sheridan, L.L.P. 24 Greenway Plaza Suite 1600 Houston, TX 77046 (US)
Données relatives à la priorité :
61/932,088 27.01.2014 US
14/268,120 02.05.2014 US
Titre (EN) DIFFERENTIAL BANG-BANG PHASE DETECTOR USING STANDARD DIGITAL CELLS
(FR) DÉTECTEUR DE PHASE TOUT OU RIEN (BBPD) DIFFÉRENTIEL UTILISANT DES CELLULES NUMÉRIQUES STANDARD
Abrégé : front page image
(EN)Certain aspects of the present disclosure provide fully differential phase detectors for use in delay-locked loops, for example. One example phase detecting circuit generally includes a first input for a reference signal; a second input for an input signal to be compared with the reference signal; a set-reset (S-R) latch having a set input, a reset input, a first output, and a second output, and a delay (D) flip-flop having a logic input, a clock input, a reset input, and a logic output. The first input is connected with S-R reset input, the second input is connected with S-R set input, the first S-R output is connected with the D clock input, and the second S-R output is connected with the D reset input. The logic output of the D flip-flop indicates whether the input signal is leading or lagging the reference signal.
(FR)Selon certains aspects, la présente invention concerne des détecteurs de phase entièrement différentiels destinés à être utilisés dans des boucles de verrouillage de retard, par exemple. Un exemple de circuit détecteur de phase comprend de façon générale une première entrée pour un signal de référence ; une seconde entrée pour un signal d'entrée à comparer au signal de référence ; un verrou set-reset (RS) comprenant une entrée de mise à 1 (set), une entrée de remise à 0 (reset), une première sortie et une seconde sortie, et une bascule à retard (D) comprenant une entrée logique, une entrée d'horloge, une entrée de réinitialisation et une sortie logique. La première entrée est connectée à l'entrée de remise à 0 du verrou RS, la seconde entrée est connectée à l'entrée de mise à 1 du verrou RS, la première sortie du verrou RS est connectée à l'entrée d'horloge de la bascule D, et la seconde sortie du verrou RS est connectée à l'entrée de réinitialisation de la bascule D. La sortie logique de la bascule D indique si le signal d'entrée est en avance ou en retard sur le signal de référence.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)