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1. (WO2015100870) SUBSTRAT DE RÉSEAU, SON PROCÉDÉ DE FABRICATION, DISPOSITIF D'AFFICHAGE ET PRODUIT ÉLECTRONIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/100870    N° de la demande internationale :    PCT/CN2014/074889
Date de publication : 09.07.2015 Date de dépôt international : 08.04.2014
CIB :
H01L 21/77 (2006.01), H01L 27/12 (2006.01), G02F 1/1333 (2006.01)
Déposants : BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; No.10 Jiuxianqiao Rd. Chaoyang District Beijing 100015 (CN).
BEIJING BOE DISPLAY TECHNOLOGY CO., LTD. [CN/CN]; No. 118 Jinghaiyilu, BDA Beijing 100176 (CN)
Inventeurs : BAI, Jinchao; (CN).
LIU, Yao; (CN).
LI, Liangliang; (CN).
DING, Xiangqian; (CN).
GUO, Zongjie; (CN)
Mandataire : DRAGON INTELLECTUAL PROPERTY LAW FIRM; 10F, Bldg.2, Maples International Center No.32, Xizhimen North Street, Haidian District Beijing 100082 (CN)
Données relatives à la priorité :
201310752680.8 31.12.2013 CN
Titre (EN) ARRAY SUBSTRATE, MANUFACTURING METHOD THEREFOR, DISPLAY DEVICE AND ELECTRONIC PRODUCT
(FR) SUBSTRAT DE RÉSEAU, SON PROCÉDÉ DE FABRICATION, DISPOSITIF D'AFFICHAGE ET PRODUIT ÉLECTRONIQUE
(ZH) 一种阵列基板及其制造方法、显示装置及电子产品
Abrégé : front page image
(EN)Provided are an array substrate and a manufacturing method therefor. According to the manufacturing method, when two non-adjacent conductive layers are electrically connected through vias, insulation layers between adjacent conductive layers are etched separately through multiple etching processes, and insulation layer vias that correspond to each other in position are formed, so as to realize electrical connection between non-adjacent conductive layers. Meanwhile, electrical connection between adjacent conductive layers through a via is also achieved in each etching process. That is, when at least three conductive layers are electrically connected through vias, only the insulation layer between adjacent conductive layers is etched in each etching process, so that the difference between deep vias and shallow vias does not exist, the problems of shallow via over-etching and abnormal gradient angles are solved, and the yield and quality of products are improved.
(FR)La présente invention concerne un substrat de réseau et son procédé de fabrication. Selon ledit procédé de fabrication, quand deux couches conductrices non adjacentes sont connectées électriquement à travers des trous d'interconnexion, des couches isolantes entre couches conductrices adjacentes sont gravées séparément par des procédés de gravure multiples et des trous d'interconnexion de couche isolante dont les positions correspondent les unes aux autres sont formés de manière à réaliser une connexion électrique entre couches conductrices non adjacentes. Parallèlement, une connexion électrique entre couches conductrices adjacentes est également réalisée à chaque procédé de gravure. Plus précisément, quand au moins trois couches conductrices sont connectées électriquement à travers des trous d'interconnexion, seule la couche isolante entre couches conductrices adjacentes est gravée à chaque procédé de gravure, de manière à ce qu'il n'existe pas de différence entre trous d'interconnexion profonds et trous d'interconnexion superficiels, à résoudre les problèmes de sur-gravure des trous d'interconnexion superficiels et d'angles à pente anormale, et à améliorer le rendement et la qualité des produits.
(ZH)提供一种阵列基板及其制造方法,该制造方法在通过过孔电性连接不相邻的两个导电层时,通过多次刻蚀工艺分别刻蚀相邻导电层之间的绝缘层,形成位置对应的绝缘层过孔,以实现不相邻的导电层之间的电性连接。同时,在每次刻蚀工艺中,还可以完成相邻导电层之间通过过孔的电性连接。即在通过过孔电性连接至少三个导电层时,每次刻蚀工艺中均仅刻蚀相邻导电层之间的绝缘层,不会存在深孔和浅孔的区别,避免了浅孔出现过刻和坡度角异常的问题,提高了产品的良率和品质。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)