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1. (WO2015099919) CIRCUIT DE RÉGLAGE DE PHASE DESTINÉ À UN CIRCUIT D'HORLOGE ET DE RÉCUPÉRATION DE DONNÉES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/099919    N° de la demande internationale :    PCT/US2014/066897
Date de publication : 02.07.2015 Date de dépôt international : 21.11.2014
CIB :
H04L 7/033 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard M/S: RNB-4-150 Santa Clara, California 95054 (US)
Inventeurs : GIACONI, Stefano; (US).
XU, Mingming; (US)
Mandataire : MALLIE, Michael, J.; (US)
Données relatives à la priorité :
14/142,606 27.12.2013 US
Titre (EN) PHASE ADJUSTMENT CIRCUIT FOR CLOCK AND DATA RECOVERY CIRCUIT
(FR) CIRCUIT DE RÉGLAGE DE PHASE DESTINÉ À UN CIRCUIT D'HORLOGE ET DE RÉCUPÉRATION DE DONNÉES
Abrégé : front page image
(EN)Described are phase adjustment circuits for clock and data recovery circuits (CDRs). Systems and apparatuses may include an input to receive a serial data signal, an edge data tap to sample transition edges in the serial data signal for generating a data edge detection signal, a CDR circuit including a phase detector to receive the serial data signal and the data edge detection signal, and to output a phase lead/lag signal indicating the phase difference between the serial data signal and the data edge detection signal, and a phase adjustment circuit to generate phase lead/lag adjustment data. The CDR circuit is to output a recovered clock signal based, at least in part, on the phase lead/lag signal adjusted by the phase lead/lag adjustment data.
(FR)La présente invention concerne des circuits de réglage de phase destinés à un circuit de récupération d'horloge et de données (CDR). La présente invention concerne des systèmes et des appareils qui peuvent comprendre une entrée pour recevoir un signal de données en série, une interception des données de front à des fronts de transition d'échantillon dans le signal de données série destiné à la génération d'un signal de détection de front de données, un circuit de CDR comprenant un détecteur de phase pour recevoir le signal de données en série et le signal de détection de front de données et pour produire un signal d'avance/retard de phase indiquant la différence de phase entre le signal de données en série et le signal de détection de front de données et un circuit de réglage de phase pour générer les données de réglage d'avance/retard de phase. Le circuit de CDR doit produire un signal d'horloge récupéré en fonction, au moins en partie, du signal d'avance/retard de phase réglé par les données de réglage d'avance/retard de phase.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)