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1. (WO2015099301) CIRCUIT DE COMMANDE D'ACCÈS À UNE MÉMOIRE AU MOYEN D'UN ARBITRE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/099301    N° de la demande internationale :    PCT/KR2014/011480
Date de publication : 02.07.2015 Date de dépôt international : 27.11.2014
CIB :
G06F 13/14 (2006.01), G06F 12/00 (2006.01)
Déposants : SILICONFILE TECHNOLOGIES INC. [KR/KR]; 16F SKU Tower, 9, 343beongil Seongnamdaero, Bundang-gu Seongnam-si Gyeonggi-do 463-847 (KR)
Inventeurs : PARK, Seong Jun; (KR).
JUNG, Huy Chan; (KR).
AHN, Sang Wook; (KR)
Mandataire : SHINSUNG PATENT FIRM; (KR)
Données relatives à la priorité :
10-2013-0165817 27.12.2013 KR
Titre (EN) CIRCUIT FOR CONTROLLING ACCESS TO MEMORY USING ARBITER
(FR) CIRCUIT DE COMMANDE D'ACCÈS À UNE MÉMOIRE AU MOYEN D'UN ARBITRE
(KO) 아비터를 이용한 메모리의 억세스 제어회로
Abrégé : front page image
(EN)The present invention relates to a technology enabling a normal access by controlling a read access through an arbiter in a circuit for controlling an access to a memory to which clock signals are input through two ports, respectively for a read access to a single port memory. The present invention includes an arbiter that generates an internal clock signal through a state transition among a first state for generating a first clock signal, a second state for generating a second clock signal, a standby state and a neutral state when generating the internal clock signal for reading data from the memory on the basis of the first clock signal and the second clock signal, and a read end signal that is supplied from the memory.
(FR)La présente invention concerne une technologie permettant un accès normal par commande d'un accès de lecture par le biais d'un arbitre d'un circuit de commande d'accès à une mémoire dans laquelle des signaux d'horloge sont entrés par le biais de deux ports, respectivement pour un accès de lecture à une mémoire à port unique. La présente invention comprend un arbitre qui génère un signal d'horloge interne par le biais d'une transition d'état parmi un premier état de génération d'un premier signal d'horloge, un second état de génération d'un second signal d'horloge, un état de veille et un état neutre lors de la génération du signal d'horloge interne de lecture de données à partir de la mémoire sur la base du premier signal d'horloge et du second signal d'horloge, et un signal de fin de lecture qui est délivré à partir de la mémoire.
(KO)본 발명은 싱글포트 메모리의 리드 억세스를 위해 두 개의 포트를 통해 각각의 클럭신호가 입력되는 메모리의 억세스 제어회로에서 아비터를 통해 리드 억세스 동작을 제어하여 정상적인 억세스가 이루어지도록 한 기술에 관한 것이다. 이러한 본 발명은, 제1클럭신호 및 제2클럭신호, 메모리로부터 공급되는 리드종료신호를 근거로 메모리의 데이터 리드 동작을 위한 내부클럭신호를 생성할 때, 상기 제1클럭신호를 생성하는 제1상태, 상기 제2클럭신호를 생성하는 제2상태, 대기상태 및 뉴트럴 상태 간의 상태 전환을 통해 상기 내부클럭신호를 생성하는 아비터를 구비한다.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : coréen (KO)
Langue de dépôt : coréen (KO)