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1. (WO2015098017) CIRCUIT INTÉGRÉ À SEMICONDUCTEUR, CIRCUIT DE VERROUILLAGE ET CIRCUIT BASCULANT
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/098017    N° de la demande internationale :    PCT/JP2014/006180
Date de publication : 02.07.2015 Date de dépôt international : 11.12.2014
CIB :
H03K 3/356 (2006.01), H03K 3/037 (2006.01), H03K 19/0948 (2006.01)
Déposants : PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LTD. [JP/JP]; 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207 (JP)
Inventeurs : NAKANISHI, Kazuyuki;
Mandataire : KAMATA, Kenji; (JP)
Données relatives à la priorité :
2013-273257 27.12.2013 JP
Titre (EN) SEMICONDUCTOR INTEGRATED CIRCUIT, LATCH CIRCUIT, AND FLIP-FLOP CIRCUIT
(FR) CIRCUIT INTÉGRÉ À SEMICONDUCTEUR, CIRCUIT DE VERROUILLAGE ET CIRCUIT BASCULANT
(JA) 半導体集積回路、ラッチ回路およびフリップフロップ回路
Abrégé : front page image
(EN)Provided is a technology that is effective to power consumption reduction, while guaranteeing write operations to a semiconductor integrated circuit, and data holding performance. This semiconductor integrated circuit connected between a first node and a second node is configured from first to fourth transistors. The semiconductor integrated circuit is configured such that, when a signal of the second node changes, the fourth transistor is turned on, and a potential that is shifted by a threshold value of the fourth transistor from a third potential is applied to the gate of the second transistor. Consequently, data can be easily written to the semiconductor integrated circuit, and data holding performance can be guaranteed.
(FR)L'invention concerne une technologie qui est efficace dans la diminution de consommation électrique tout en assurant des opérations d'écriture vers un circuit intégré à semiconducteur et des performances de maintien de données. Le circuit intégré à semiconducteur est connecté entre un premier nœud et un second nœud et comprend quatre transistors. Le circuit intégré à semiconducteur est conçu de sorte que, lorsqu'un signal du second nœud change, le quatrième transistor est allumé, et un potentiel qui est décalé selon une valeur seuil du quatrième transistor depuis un troisième potentiel est appliqué à la grille du second transistor. Ainsi, les données peuvent être écrites facilement dans le circuit intégré à semiconducteur, et les performances de maintien des données sont garanties.
(JA) 半導体集積回路への書き込み動作とデータ保持能力とを保証しつつ、低消費電力化に有効な技術を提供する。第1ノードと第2ノードとの間に接続された半導体集積回路は、第1~第4トランジスタによって構成されている。そして、第2ノードの信号が変化するとき、第4トランジスタがオンされ、第2トランジスタのゲートに、第3電位から第4トランジスタの閾値分シフトした電位が与えられるように構成されている。このため、半導体集積回路へのデータを容易に書き込むことができ、かつデータ保持能力を保証することができる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)