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1. (WO2015097897) DISPOSITIF DE MÉMOIRE À SEMICONDUCTEUR ET PROCÉDÉ POUR SA FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/097897    N° de la demande internationale :    PCT/JP2013/085222
Date de publication : 02.07.2015 Date de dépôt international : 27.12.2013
CIB :
H01L 27/105 (2006.01)
Déposants : HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP)
Inventeurs : SASAGO Yoshitaka; (JP).
YOSHITAKE Hiroshi; (JP).
FUJISAKI Koji; (JP).
KOBAYASHI Takashi; (JP).
KUDO Makoto; (JP)
Mandataire : SEIRYO I.P.C.; 7-1, Hatchobori 2-chome, Chuo-ku, Tokyo 1040032 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF DE MÉMOIRE À SEMICONDUCTEUR ET PROCÉDÉ POUR SA FABRICATION
(JA) 半導体記憶装置およびその製造方法
Abrégé : front page image
(EN)The purpose of the present invention is to reduce the pitch of select transistors that select two directions within a semiconductor substrate plane to reduce the dimension of a three-dimensional vertical semiconductor memory device within the semiconductor substrate plane. In this semiconductor memory device, the film for a channel semiconductor layer for the select transistors is made thinner to approximately the same thickness as an inversion layer while making contact over a wide surface area with an electrode by forming every other gate of the select transistors extending in the same direction by a different process. ON/OFF control of the channel semiconductor layers formed on the two side walls of each of the select transistor gates formed at a pitch (2F) can be carried out independently. Thus, the dimensions for the two directions within the semiconductor substrate plane can be set to 2F without giving rise to double selection.
(FR)La présente invention a pour objet de réduire le pas de transistors de sélection qui sélectionnent deux directions à l'intérieur d'un plan de substrat semiconducteur afin de réduire la dimension d'un dispositif vertical tridimensionnel de mémoire à semiconducteur à l'intérieur du plan de substrat semiconducteur. Dans le présent dispositif de mémoire à semiconducteur, le film destiné à une couche de semiconducteur de canal pour les transistors de sélection est aminci pour atteindre approximativement la même épaisseur qu'une couche d'inversion tout en entrant en contact sur une superficie étendue avec une électrode en formant une grille sur deux des transistors de sélection s'étendant dans la même direction par un processus différent. La commande MARCHE/ARRET des couches de semiconducteur de canaux formées sur les deux parois latérales de chacune des grilles des transistors de sélection formées à un pas (2F) peut être réalisée indépendamment. Ainsi, les dimensions pour les deux directions à l'intérieur du plan de substrat semiconducteur peuvent être prises égales à 2F sans donner lieu à une double sélection.
(JA) 3次元縦型半導体記憶装置の半導体基板面内の寸法を縮小するために、半導体基板面内の2方向を選択する選択トランジスタのピッチを縮小することを目的とする。 本発明に係る半導体記憶装置において、同一方向に延伸する選択トランジスタのゲートを1本おきに異なる工程で形成することで選択トランジスタのチャネル半導体層を電極と広い面積で接触させつつ反転層の厚さと同程度に薄膜化できる。ピッチ2Fで形成した選択トランジスタゲートの2つの側壁に形成されたチャネル半導体層を独立にON/OFF制御することが可能となる。これにより、2重選択を生じさせることなく、半導体基板面内の2方向の寸法を共に2Fにすることが可能となる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)