WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2015097493) INSTRUCTION ET LOGIQUE D'ACCÈS À UNE MÉMOIRE DANS UNE MACHINE À EXÉCUTION ÉTENDUE EN GRAPPES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/097493    N° de la demande internationale :    PCT/IB2013/003071
Date de publication : 02.07.2015 Date de dépôt international : 23.12.2013
CIB :
G06F 12/08 (2006.01), G06F 12/12 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard. Santa Clara, CA 95054 (US)
Inventeurs : LECHENKO, Anton W; (BY).
EFIMOV, Andrey; (RU).
SHISHLOV, Sergey Y; (RU).
IYER, Jayesh; (RU).
BABAYAN, Boris A; (RU)
Données relatives à la priorité :
Titre (EN) INSTRUCTION AND LOGIC FOR MEMORY ACCESS IN A CLUSTERED WIDE-EXECUTION MACHINE
(FR) INSTRUCTION ET LOGIQUE D'ACCÈS À UNE MÉMOIRE DANS UNE MACHINE À EXÉCUTION ÉTENDUE EN GRAPPES
Abrégé : front page image
(EN)A processor includes a Level-2 (L2) cache, a first and second cluster of execution units, and a first and second data cache unit (DCU) communicatively coupled to the respective clusters of execution units and to the L2 cache. The DCUs each include a data cache and logic to receive a memory operation from an execution unit, respond to the memory operation with information from the data cache when the information is available in the data cache, and retrieve the information from the L2 cache when the information is unavailable in the data cache. The processor further includes logic to maintain contents of the data cache of the first DCU as equal to contents of the data cache of the second DCU at all clock cycles of operation of the processor.
(FR)L'invention est caractérisée en ce qu'un processeur comprend une antémémoire de niveau 2 (L2), une première et une deuxième grappe d'unités d'exécution, et une première et une deuxième unité d'antémémoire de données (DCU) couplées de façon communicative aux grappes respectives d'unités d'exécution et à l'antémémoire L2. Chacune des DCU comprend une antémémoire de données et une logique servant à recevoir une opération de mémoire provenant d'une unité d'exécution, à réagir à l'opération de mémoire avec des informations provenant de l'antémémoire de données lorsque les informations sont disponibles dans l'antémémoire de données, et à extraire les informations de l'antémémoire L2 lorsque les informations ne sont pas disponibles dans l'antémémoire de données. Le processeur comprend en outre une logique servant à maintenir le contenu de l'antémémoire de données de la première DCU égal au contenu de l'antémémoire de données de la deuxième DCU à tous les cycles d'horloge de fonctionnement du processeur.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)