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1. (WO2015096368) CIRCUIT D'ÉTALONNAGE DE FRÉQUENCE DE BOUCLE À PHASE ASSERVIE ET PROCÉDÉ
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2015/096368    N° de la demande internationale :    PCT/CN2014/078264
Date de publication : 02.07.2015 Date de dépôt international : 23.05.2014
CIB :
H03L 7/099 (2006.01)
Déposants : SHANGHAI EASTSOFT MICROELECTRONICS CO., LTD. [CN/CN]; 5th Floor, Building 2A, Tianhua Information Science & Technology Park No.299 Longcao Road Shanghai 200235 (CN)
Inventeurs : LIU, Ruijin; (CN).
ZHANG, Xu; (CN).
TAO, Jingjing; (CN).
GONG, Xinyuan; (CN).
LV, Jiejie; (CN)
Mandataire : LEADER PATENT & TRADEMARK FIRM; 8F-6, Bldg. A, Winland International Center, No. 32 Xizhimen North Street, Haidian District Beijing 100082 (CN)
Données relatives à la priorité :
201310724463.8 24.12.2013 CN
Titre (EN) PHASE-LOCKED LOOP FREQUENCY CALIBRATION CIRCUIT AND METHOD
(FR) CIRCUIT D'ÉTALONNAGE DE FRÉQUENCE DE BOUCLE À PHASE ASSERVIE ET PROCÉDÉ
(ZH) 锁相环频率校准电路及方法
Abrégé : front page image
(EN)A phase-locked loop frequency calibration circuit and a method, wherein the phase-locked loop frequency calibration circuit comprises: a timer, a counter, a control module, a frequency divider and a voltage-controlled oscillator. An output end of the voltage-controlled oscillator is connected to a first input end of the frequency divider. An output end of the frequency divider is connected to a first input end of the counter. A second input end of the frequency divider, a first input end of the timer and a second input end of the counter are connected to the a first output end of the control module respectively. A third input end of the counter is connected to an output end of the timer. An output end of the counter is connected to a first input end of the control module. A reference clock signal is input through a second input end of the timer and a second input end of the control module respectively. A number of clocks used by the frequency divider to perform frequency dividing on a clock signal output by the voltage-controlled oscillator is input from a third input end of the control module, which can reduce time taken to automatically calibrate an output frequency of the voltage-controlled oscillator.
(FR)L'invention porte sur un circuit d'étalonnage de fréquence de boucle à phase asservie et un procédé, le circuit d'étalonnage de fréquence de boucle à phase asservie comprenant : un temporisateur, un compteur, un module de commande, un diviseur de fréquence et un oscillateur commandé en tension. Une extrémité de sortie de l'oscillateur commandé en tension est connectée à une première extrémité d'entrée du diviseur de fréquence. Une extrémité de sortie du diviseur de fréquence est connectée à une première extrémité d'entrée du compteur. Une seconde extrémité d'entrée du diviseur de fréquence, une première extrémité d'entrée du temporisateur et une seconde extrémité d'entrée du compteur sont connectées à la première extrémité de sortie du module de commande respectivement. Une troisième extrémité d'entrée du compteur est connectée à une extrémité de sortie du temporisateur. Une extrémité de sortie du compteur est connectée à une première extrémité d'entrée du module de commande. Un signal d'horloge de référence est injecté à travers une seconde extrémité d'entrée du temporisateur et une seconde extrémité d'entrée du module de commande respectivement. Un nombre d'horloges utilisées par le diviseur de fréquence pour réaliser une division de fréquence sur un signal d'horloge délivré par l'oscillateur commandé en tension est injecté par une troisième extrémité d'entrée du module de commande, ce qui peut réduire le temps pris pour étalonner automatiquement une fréquence de sortie de l'oscillateur commandé en tension.
(ZH)一种锁相环频率校准电路及方法,其中锁相环频率校准电路,包括:定时器、计数器、控制模块、分频器和压控振荡器;压控振荡器的输出端与分频器的第一输入端连接,分频器的输出端与计数器的第一输入端连接,分频器的第二输入端、定时器的第一输入端、计数器的第二输入端分别与控制模块的第一输出端连接,计数器第三输入端和所述定时器的输出端连接,计数器的输出端与控制模块的第一输入端连接,参考时钟信号分别从定时器的第二输入端和控制模块的第二输入端输入,分频器对压控振荡器输出的时钟信号进行分频的时钟数目从控制模块的第三输入端输入,能够减少对压控振荡器的输出频率进行自动校准的时间。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)