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1. (WO2014174743) DISPOSITIF, SYSTÈME, PROCÉDÉ DE TRANSMISSION DE SIGNAL ET DISPOSITIF INFORMATIQUE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/174743    N° de la demande internationale :    PCT/JP2014/000893
Date de publication : 30.10.2014 Date de dépôt international : 21.02.2014
CIB :
H04L 25/02 (2006.01), H03K 19/0175 (2006.01), H04L 25/03 (2006.01)
Déposants : PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LTD. [JP/JP]; 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207 (JP)
Inventeurs : SUENAGA, Hiroshi; .
TAGUCHI, Yutaka; .
SHINKAI, Atsushi; .
YOSHIDA, Takaharu; .
SHIBATA, Osamu; .
SASAKI, Chie;
Mandataire : FUJII, Kentaro; c/o Panasonic Intellectual Property Management Co., Ltd. 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207 (JP)
Données relatives à la priorité :
2013-093421 26.04.2013 JP
Titre (EN) SIGNAL TRANSMISSION DEVICE, SIGNAL TRANSMISSION SYSTEM, SIGNAL TRANSMISSION METHOD, AND COMPUTER DEVICE
(FR) DISPOSITIF, SYSTÈME, PROCÉDÉ DE TRANSMISSION DE SIGNAL ET DISPOSITIF INFORMATIQUE
(JA) 信号伝送装置、信号伝送システム、信号伝送方法及びコンピュータ装置
Abrégé : front page image
(EN)This signal transmission device (1) is equipped with: a differential driver (20); first and second single-ended driver circuit blocks (30, 31); a control circuit (100); and a common-mode filter (40). During single-ended two-channel transmission using first and second single-ended driver circuit blocks (30, 31), the control circuit (100) controls respective driving capabilities of the first and second single-ended driver circuit blocks (30, 31) in accordance with a combination of changes in the logical values of output signals from the first and second single-ended driver circuit blocks (30, 31).
(FR)La présente invention concerne un dispositif de transmission de signal (1) équipé : d'un pilote différentiel (20); de premier et second blocs de circuit pilote asymétriques (30, 31); d'un circuit de commande (100); et d'un filtre de mode commun (40). Lors d'une transmission sur deux canaux asymétriques au moyen des premier et second blocs de circuit pilote asymétriques (30, 31), le circuit de commande (100) commande les capacités de pilotage respectives des premier et second blocs de circuit pilote asymétriques (30, 31) conformément à une combinaison de variations des valeurs logiques de signaux de sortie des premier et second blocs de circuit pilote asymétriques (30, 31).
(JA)信号伝送装置(1)は、差動ドライバ(20)と、第1及び第2のシングルエンドドライバ回路ブロック(30,31)と、制御回路(100)と、コモンモードフィルタ(40)とを備え、第1及び第2のシングルエンドドライバ回路ブロック(30,31)を用いてシングルエンド2チャンネル伝送を行う場合、制御回路(100)は、第1及び第2のシングルエンドドライバ回路ブロック(30,31)の出力信号の論理値の変化の組み合わせに応じて、第1及び第2のシングルエンドドライバ回路ブロック(30,31)の各々の駆動能力を制御する。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)