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1. (WO2014170594) CELLULE MÉMOIRE AVEC MÉMORISATION DE DONNÉES NON VOLATILE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/170594    N° de la demande internationale :    PCT/FR2014/050913
Date de publication : 23.10.2014 Date de dépôt international : 15.04.2014
CIB :
G11C 14/00 (2006.01), G11C 11/16 (2006.01), G11C 13/00 (2006.01)
Déposants : COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES [FR/FR]; Bâtiment Le Ponant D 25, Rue Leblanc F-75015 Paris (FR).
CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE [FR/FR]; 3, Rue Michel Ange F-75794 Paris Cedex 16 (FR)
Inventeurs : DI PENDINA, Grégory; (FR)
Mandataire : CABINET BEAUMONT; 1, rue Champollion F-38000 Grenoble (FR)
Données relatives à la priorité :
1353398 15.04.2013 FR
Titre (EN) MEMORY CELL WITH NON-VOLATILE DATA STORAGE
(FR) CELLULE MÉMOIRE AVEC MÉMORISATION DE DONNÉES NON VOLATILE
Abrégé : front page image
(EN)The invention concerns a memory cell comprising first and second resistive elements (202, 204) coupled respectively between first and second storage nodes and first and second intermediate nodes, at least one of them being programmable to take up one of at least two resistive states (Rmin' Rmax); a third transistor (220) coupled between the first and second intermediate nodes; a fourth transistor (502) coupled between the first storage node (206, 210) and a data input node (506); and a control circuit arranged, during a write phase, to activate the third and fourth transistors and to couple the data input node to a second supply voltage (VDD, GND) via a first circuit block (508) in order to generate a current in a first direction through the first and second resistive elements in order to programme the resistive state of at least one of the elements.
(FR)L'invention concerne une cellule mémoire comprenant des premier et deuxième éléments résistifs (202, 204) couplés respectivement entre des premier et deuxième noeuds de mémorisation et des premier et deuxième noeuds intermédiaires, au moins l'un d'eux étant programmable pour prendre l'un d'au moins deux états résistifs (Rmin' Rmax); un troisième transistor (220) couplé entre les premier et deuxième noeuds intermédiaires; un quatrième transistor (502) couplé entre le premier noeud de mémorisation (206, 210) et un noeud d'entrée de données (506); et un circuit de commande agencé, pendant une phase d'écriture, pour activer les troisième et quatrième transistors et pour coupler le noeud d'entrée de données à une deuxième tension d'alimentation (VDD, GND) par l'intermédiaire d'un premier bloc de circuit (508) pour générer un courant dans une première direction à travers les premier et deuxième éléments résistifs pour programmer l'état résistif d'au moins l'un des éléments.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : français (FR)
Langue de dépôt : français (FR)