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1. (WO2014169477) PROCESSEUR À ARCHITECTURE D'ENSEMBLE D'INSTRUCTIONS POLYMORPHES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/169477    N° de la demande internationale :    PCT/CN2013/074426
Date de publication : 23.10.2014 Date de dépôt international : 19.04.2013
CIB :
G06F 9/38 (2006.01)
Déposants : INSTITUTE OF AUTOMATION, CHINESE ACADEMY OF SCIENCES [CN/CN]; No.95 Zhongguancun East Road, Haidian District Beijing 100190 (CN)
Inventeurs : WANG, Donglin; (CN).
XIE, Shaolin; (CN).
YANG, Yongyong; (CN).
YIN, Leizu; (CN).
WANG, Lei; (CN).
LIU, Zijun; (CN).
WANG, Tao; (CN).
ZHANG, Xing; (CN)
Mandataire : CHINA SCIENCE PATENT AND TRADEMARK AGENT LTD.; 11/F., Bldg. D, International Finance and Economics Center No.87, West 3rd Ring North Rd., Haidian District Beijing 100089 (CN)
Données relatives à la priorité :
Titre (EN) PROCESSOR WITH POLYMORPHIC INSTRUCTION SET ARCHITECTURE
(FR) PROCESSEUR À ARCHITECTURE D'ENSEMBLE D'INSTRUCTIONS POLYMORPHES
(ZH) 具有多态指令集体系结构的处理器
Abrégé : front page image
(EN)The present invention provides a processor with a polymorphic instruction set architecture. The processor comprises a scalar processing unit (101), at least one polymorphic instruction processing unit (100), at least one multi-granularity parallel memory (102), and a DMA controller (103). The polymorphic instruction processing unit (100) comprises at least one function unit (202). The polymorphic instruction processing unit (100) is used for explaining and executing a polymorphic instruction, and the function unit (202) of the polymorphic instruction processing unit (100) is used for executing a specific data operation task. The scalar processing unit (101) is used for calling a polymorphic instruction and querying an execution state of the polymorphic instruction. The DMA controller (103) is used for transmitting configuration information of the polymorphic instruction and transmitting data required by the polymorphic instruction to the multi-granularity parallel memory (102). After the tape-out production of the processor of the present invention, a programmer can still redefine an instruction set of a processor according to a characteristic of an application algorithm.
(FR)La présente invention concerne un processeur ayant une architecture d'ensemble d'instructions polymorphes. Le processeur comprend une unité de traitement scalaire (101), au moins une unité de traitement d'instructions polymorphes (100), au moins une mémoire parallèle multigranularité (102) et un contrôleur DMA (103). L'unité de traitement d'instructions polymorphes (100) comprend au moins une unité de fonction (202). L'unité de traitement d'instructions polymorphes (100) sert à expliquer et à exécuter une instruction polymorphe, et l'unité de fonction (202) de l'unité de traitement d'instruction polymorphe (100) sert à exécuter une tâche d'exploitation de données spécifique. L'unité de traitement scalaire (101) sert à appeler une instruction polymorphe et à demander un état d'exécution de l'instruction polymorphe. Le contrôleur DMA (103) sert à transmettre des informations de configuration de l'instruction polymorphe et à transmettre les données requises par l'instruction polymorphe à la mémoire parallèle multigranularité (102). Après la production en bande du processeur selon la présente invention, un programmeur peut encore redéfinir un ensemble d'instructions d'un processeur en fonction d'une caractéristique d'un algorithme d'application.
(ZH)本发明提出一种具有多态指令集体系结构的处理器,其包括一个标量处理单元(101)、至少一个多态指令处理单元(100)、至少一个多粒度并行存储器(102)和一个DMA控制器(103);多态指令处理单元(100)包括至少一个功能单元(202);多态指令处理单元(100)用于解释和执行多态指令,其功能单元(202)用于执行具体的数据操作任务;所述标量处理单元(101)用于调用多态指令并查询多态指令的执行状态;所述DMA控制器(103)用于传送多态指令的配置信息以及向所述多粒度存储器(102)传送多态指令所需数据。本发明的处理器在流片生产后,程序员仍可根据应用算法特点对处理器指令集进行重定义。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)