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1. (WO2014163603) DISPOSITIF PLANAIRE SUR UNE ARCHITECTURE DE TRANSISTOR À BASE D'AILETTES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/163603    N° de la demande internationale :    PCT/US2013/034729
Date de publication : 09.10.2014 Date de dépôt international : 30.03.2013
CIB :
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 21/205 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard MS: RNB-4-150 Santa Clara, California 95054 (US) (Tous Sauf US).
HAFEZ, Walid M. [US/US]; (US) (US only).
VANDERVOORN, Peter J. [US/US]; (US) (US only).
JAN, Chia-Hong [US/US]; (US) (US only)
Inventeurs : HAFEZ, Walid M.; (US).
VANDERVOORN, Peter J.; (US).
JAN, Chia-Hong; (US)
Mandataire : RAYMOND, Jonathan R.; Finch & Maloney PLLC c/o CPA Global P.O. Box 52050 Minneapolis, Minnesota 55402 (US)
Données relatives à la priorité :
Titre (EN) PLANAR DEVICE ON FIN-BASED TRANSISTOR ARCHITECTURE
(FR) DISPOSITIF PLANAIRE SUR UNE ARCHITECTURE DE TRANSISTOR À BASE D'AILETTES
Abrégé : front page image
(EN)Techniques are disclosed for forming a planar-like transistor device on a fin-based field-effect transistor (finFET) architecture during a finFET fabrication process flow. In some embodiments, the planar-like transistor can include, for example, a semiconductor layer which is grown to locally merge/bridge a plurality of adjacent fins of the finFET architecture and subsequently planarized to provide a high-quality planar surface on which the planar-like transistor can be formed. In some instances, the semiconductor merging layer can be a bridged-epi growth, for example, comprising epitaxial silicon. In some embodiments, such a planar-like device may assist, for example, with analog, high-voltage, wide-Z transistor fabrication. Also, provision of such a planar-like device during a finFET flow may allow for the formation of transistor devices, for example, exhibiting lower capacitance, wider Z, and/or fewer high electric field locations for improved high-voltage reliability, which may make such devices favorable for analog design, in some instances.
(FR)La présente invention concerne des techniques permettant de former un dispositif transistor de type planaire sur une architecture de transistor à effet de champ à base d'ailettes (finFET) au cours d'un flux de traitement de fabrication de finFET. Dans certains modes de réalisation, le transistor de type planaire peut par exemple contenir une couche semi-conductrice ayant fait l'objet d'une croissance de façon à fusionner/relier localement une pluralité d'ailettes adjacentes de l'architecture de finFET, et ayant ensuite été planarisée de façon à former une surface planaire de grande qualité sur laquelle le transistor de type planaire peut être formé. Dans certains cas, la couche de fusion semi-conductrice peut être une couche à croissance épitaxiale de liaison contenant par exemple du silicium épitaxial. Dans certains modes de réalisation, un tel dispositif de type planaire peut par exemple faciliter la fabrication d'un transistor analogique à haute tension et à Z large. De plus, la fourniture d'un tel dispositif de type planaire pendant un flux de fabrication de finFET peut permettre la formation de dispositifs transistors présentant par exemple une capacitance inférieure, un Z plus large et/ou moins d'emplacements à champ électrique élevé afin d'obtenir une meilleure fiabilité à haute tension, ce qui peut, dans certains cas, rendre ces dispositifs appropriés pour une conception analogique.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)