WIPO logo
Mobile | Deutsch | English | Español | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Recherche dans les collections de brevets nationales et internationales
World Intellectual Property Organization
Recherche
 
Options de navigation
 
Traduction
 
Options
 
Quoi de neuf
 
Connexion
 
Aide
 
Traduction automatique
1. (WO2014162952) CIRCUIT DE CHARGE FICTIVE ET CIRCUIT DE DÉTECTION DE CHARGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/162952    N° de la demande internationale :    PCT/JP2014/058550
Date de publication : 09.10.2014 Date de dépôt international : 26.03.2014
CIB :
G01R 29/24 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01)
Déposants : MURATA MANUFACTURING CO., LTD. [JP/JP]; 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555 (JP)
Inventeurs : TAKASE, Yasuhide; (JP)
Mandataire : KAWAMOTO, Manabu; OWA PATENT FIRM, Tokyo Office, 3rd Floor, Sankyo Building, 2-1-2, Koishikawa, Bunkyo-ku, Tokyo 1120002 (JP)
Données relatives à la priorité :
2013-076986 02.04.2013 JP
Titre (EN) DUMMY LOAD CIRCUIT AND CHARGE DETECTION CIRCUIT
(FR) CIRCUIT DE CHARGE FICTIVE ET CIRCUIT DE DÉTECTION DE CHARGE
(JA) 擬似抵抗回路及び電荷検出回路
Abrégé : front page image
(EN)A dummy load circuit and charge detection circuit are provided with: a first field effect transistor (Ma); a second field effect transistor (Mb) having electrical characteristics matched to those of the first field effect transistor; a voltage divider (21) to which one end of a reference resistance element (Rstd) and the source terminal of the second field effect transistor are connected; a first operational amplifier (OP1) having an output terminal connected to the gate terminal of the first field effect transistor and the gate terminal of the second field effect transistor and having an inverted input terminal and non-inverted input terminal, one of which has the midpoint voltage of the voltage divider applied thereto and the other of which has a reference voltage applied thereto; and a second operational amplifier (OP2) that applies, to the other end of the reference resistance element, a voltage obtained by inverting and amplifying the drain voltage of the first field effect transistor.
(FR)La présente invention concerne un circuit de charge fictive et un circuit de détection de charge comprenant : un premier transistor à effet de champ (Ma); un second transistor à effet de champ (Mb) présentant des caractéristiques électriques correspondant à celles du premier transistor à effet de champ; un diviseur de tension (21) auquel une extrémité d'un élément de résistance de référence (Rstd) et la borne source du second transistor à effet de champ sont connectées; un premier amplificateur opérationnel (OP1) ayant une borne de sortie connectée à la grille du premier transistor effet de champ et à la grille du second transistor à effet de champ et possédant une borne d'entrée inversée et une borne d'entrée non inversée, la tension médiane du diviseur de tension étant appliquée à l'une des bornes et une tension de référence étant appliquée à l'autre borne; et un second amplificateur opérationnel (OP2) qui applique, à l'autre extrémité de l'élément de résistance de référence, une tension obtenue en inversant et en amplifiant la tension de drain du premier transistor à effet de champ.
(JA) 擬似抵抗回路及び電荷検出回路は、第1の電界効果トランジスタ(Ma)と、その電気的特性とマッチングされた電気的特性の第2の電界効果トランジスタ(Mb)と、基準抵抗素子(Rstd)の一方の端部及び第2の電界効果トランジスタのソース端子が接続された分圧回路(21)と、出力端子に第1の電界効果トランジスタのゲート端子及び第2の電界効果トランジスタのゲート端子に接続され、反転入力端子及び非反転入力端子の対応する一方に分圧回路の中点電圧が入力され、それらの対応する他方に基準電圧が入力される第1の演算増幅器(OP1)と、基準抵抗素子の他方の端部に、第1の電界効果トランジスタのドレイン電圧を反転増幅した電圧を入力する第2の演算増幅器(OP2)と、を備える。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)