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1. (WO2014158674) PROCÉDÉS POUR AUTORISER UNE MISE EN CORRESPONDANCE DE CHAÎNE LARGE À BITS PARALLÈLES AVEC UN REGISTRE SIMD
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/158674    N° de la demande internationale :    PCT/US2014/019222
Date de publication : 02.10.2014 Date de dépôt international : 28.02.2014
CIB :
G06F 7/00 (2006.01), G06F 13/38 (2006.01), G06F 13/14 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
THANTRY, Hariharan [IN/US]; (US) (US only).
AZIMI, Mani [US/US]; (US) (US only)
Inventeurs : THANTRY, Hariharan; (US).
AZIMI, Mani; (US)
Mandataire : KACVINSKY, John F.; Kacvinsky Daisak Bluni PLLC c/o CPA Global PO Box 52050 Minneapolis, Minnesota 55402 (US)
Données relatives à la priorité :
13/802,361 13.03.2013 US
Titre (EN) TECHNIQUES FOR ENABLING BIT-PARALLEL WIDE STRING MATCHING WITH A SIMD REGISTER
(FR) PROCÉDÉS POUR AUTORISER UNE MISE EN CORRESPONDANCE DE CHAÎNE LARGE À BITS PARALLÈLES AVEC UN REGISTRE SIMD
Abrégé : front page image
(EN)Various embodiments are generally directed to overcoming limitations of vector registers in their use with bit-parallel string matching algorithms. An apparatus includes a processor element; and logic to receive a pattern comprising a first string of elements to employ in a string matching operation, instantiate a test bitmask in a first vector register of the processor element, the first vector register comprising multiple lanes, copy bit values at MSB bit positions of the multiple lanes of the first vector register to a first vector mask as a vector value, bit-shift the vector value as a scalar value, bit-shift the first vector register, employ the vector value of the first vector mask to selectively fill LSB bit positions of lanes of a second vector register of the processor element; and OR the second vector register into the first vector register. Other embodiments are described and claimed.
(FR)Divers modes de réalisation de l'invention tendent à surmonter des limitations de registres de vecteurs dans leur utilisation avec des algorithmes de mise en correspondance de chaînes à bits parallèles. Un appareil comprend un élément de processeur et un circuit logique qui est utilisé : pour recevoir un motif comprenant une première chaîne d'éléments devant être utilisée dans une opération de mise en correspondance de chaîne ; instancier un masque de bits d'essai dans un premier registre de vecteurs de l'élément de processeur, le premier registre de vecteurs comprenant une pluralité de pistes ; à copier des valeurs de bits à des positions de bits MSB de la pluralité des pistes du premier registre de vecteurs dans un premier masque de vecteur en tant qu'une valeur de vecteur ; à décaler par bits la valeur de vecteur en tant qu'une valeur scalaire ; à décaler par bits le premier registre de vecteurs ; à employer la valeur de vecteur du premier masque de vecteur afin de remplir sélectivement des positions de bits LSB de pistes d'un second registre de vecteurs de l'élément de processeur ; et à appliquer un opérateur OU sur le second registre de vecteurs pour l'intégrer dans le premier registre de vecteurs. L'invention concerne également d'autres modes de réalisation.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)