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1. (WO2014158603) GESTION D'INTERRUPTION DE GESTION DE SYSTÈME POUR PROCESSEURS MULTICŒURS
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/158603    N° de la demande internationale :    PCT/US2014/018664
Date de publication : 02.10.2014 Date de dépôt international : 26.02.2014
CIB :
G06F 9/48 (2006.01), G06F 9/38 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW only)
Inventeurs : JAYAKUMAR, Sarathy; (US).
KUMAR, Mohan J.; (US).
KINNEY, Michael D.; (US)
Mandataire : KELLETT, Glen; BARNES & THORNBURG LLP C/O CPA GLOBAL P.O. Box 52050 Minneapolis, Minnesota 55402 (US)
Données relatives à la priorité :
13/799,327 13.03.2013 US
Titre (EN) SYSTEM MANAGEMENT INTERRUPT HANDLING FOR MULTI-CORE PROCESSORS
(FR) GESTION D'INTERRUPTION DE GESTION DE SYSTÈME POUR PROCESSEURS MULTICŒURS
Abrégé : front page image
(EN)Technologies for system management interrupt ("SMI") handling include a number of processor cores configured to enter a system management mode ("SMM") in response to detecting an SMI. The first processor core to enter SMM and acquire a master thread lock sets an in-progress flag and executes a master SMI handler without waiting for other processor cores to enter SMM. Other processor cores execute a subordinate SMI handler. The master SMI handler may direct the subordinate SMI handlers to handle core-specific SMIs. The multi-core processor may set an SMI service pending flag in response to detecting the SMI, which is cleared by the processor core that acquires the master thread lock. A processor core entering SMM may immediately resume normal execution upon determining the in-progress flag is not set and the service pending flag is not set, to detect and mitigate spurious SMIs. Other embodiments are described and claimed.
(FR)Des techniques de gestion d'interruption de gestion de système (« SMI ») intègrent un certain nombre de cœurs de processeur conçus pour entrer dans un mode de gestion de système (« SMM ») en réponse à une détection d'une SMI. Le premier cœur de processeur conçu pour entrer dans un SMM et obtenir un verrouillage de fil d'exécution maître paramètre un drapeau d'exécution en cours et exécute un gestionnaire de SMI maître sans attendre que d'autres cœurs de processeur entrent dans le SMM. D'autres cœurs de processeur exécutent un gestionnaire de SMI subordonné. Le gestionnaire de SMI maître peut commander les gestionnaires de SMI subordonnés de façon à gérer des SMI spécifiques à un cœur. Le processeur multicœur peut paramétrer un drapeau d'exécution en attente d'un service de SMI en réponse à la détection de la SMI, drapeau qui est désactivé par le cœur de processeur qui obtient le verrouillage de fil d'exécution maître. Un cœur de processeur entrant dans le SMM peut immédiatement reprendre une exécution normale lorsqu'il est déterminé que ni le drapeau d'exécution en cours, ni le drapeau d'exécution en attente d'un service n'est paramétré, ce qui permet de détecter et d'atténuer des SMI parasites. La présente invention concerne également d'autres modes de réalisation.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)