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1. (WO2014158198) ARCHITECTURE DE TRANSISTOR AYANT UNE ENTRETOISE ET DES ZONES DE SOURCE/DRAIN EN ÉVIDEMENT ÉTENDUES ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/158198    N° de la demande internationale :    PCT/US2013/034705
Date de publication : 02.10.2014 Date de dépôt international : 29.03.2013
CIB :
H01L 29/78 (2006.01), H01L 21/336 (2006.01)
Déposants : INTEL CORPORATION [US/US]; 2200 Mission College Boulevard MS: RNB-4-150 Santa Clara, California 95054 (US) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
HAFEZ, Walid M. [US/US]; (US) (US only).
PARK, Joodong [KR/US]; (US) (US only).
YEH, Jeng-Ya D. [--/US]; (US) (US only).
JAN, Chia-Hong [US/US]; (US) (US only).
TSAI, Curtis [US/US]; (US) (US only)
Inventeurs : HAFEZ, Walid M.; (US).
PARK, Joodong; (US).
YEH, Jeng-Ya D.; (US).
JAN, Chia-Hong; (US).
TSAI, Curtis; (US)
Mandataire : RAYMOND, Jonathan R.; FINCH & MALONEY PLLC c/o CPA Global P.O. Box 52050 Minneapolis, Minnesota 55402 (US)
Données relatives à la priorité :
Titre (EN) TRANSISTOR ARCHITECTURE HAVING EXTENDED RECESSED SPACER AND SOURCE/DRAIN REGIONS AND METHOD OF MAKING SAME
(FR) ARCHITECTURE DE TRANSISTOR AYANT UNE ENTRETOISE ET DES ZONES DE SOURCE/DRAIN EN ÉVIDEMENT ÉTENDUES ET SON PROCÉDÉ DE FABRICATION
Abrégé : front page image
(EN)Techniques are disclosed for forming transistor architectures having extended recessed spacer and source/drain (S/D) regions. In some embodiments, a recess can be formed, for example, in the top of a fin of a fin-based field-effect transistor (finFET), such that the recess allows for forming extended recessed spacers and S/D regions in the finFET that are adjacent to the gate stack. In some instances, this configuration provides a higher resistance path in the top of the fin, which can reduce gate -induced drain leakage (GIDL) in the finFET. In some embodiments, precise tuning of the onset of GIDL can be provided. Some embodiments may provide a reduction in junction leakage (Lb) and a simultaneous increase in threshold voltage (VT). The disclosed techniques can be implemented with planar and non-planar fin-based architectures and can be used in standard metal-oxide-semiconductor (MOS) and complementary MOS (CMOS) process flows, in some embodiments.
(FR)L'invention concerne des techniques permettant de former des architectures de transistor ayant une entretoise et des zones de source/drain (S/D) évidées étendues. Dans des modes de réalisation, un évidement peut être formé, par exemple, en haut d'une ailette d'un transistor à effet de champ à base d'ailettes (finFET), de sorte que l'évidement permet de former des entretoises et des zones S/D évidées étendues dans le finFET qui sont adjacentes à l'empilement de grille. Dans certains cas, cette conception produit un chemin de résistance supérieure dans le haut de l'ailette, ce qui peut réduire la fuite de drain induite par la grille (GIDL) dans le finFET. Dans des modes de réalisation, un réglage précis de l'apparition de GIDL peut être produit. Des modes de réalisation peuvent produire une réduction de la fuite de jonction (Lb) et un accroissement simultané de la tension de seuil (VT). Les techniques selon l'invention peuvent être implémentées avec des architectures à bases d'ailettes planaires et non planaires et peuvent être utilisées dans les déroulements de processus de fabrication de semi-conducteurs d'oxyde de métal (MOS) normaux et de MOS complémentaires (CMOS), dans des modes de réalisation.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)