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1. (WO2014156849) DISPOSITIF SEMI-CONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/156849    N° de la demande internationale :    PCT/JP2014/057397
Date de publication : 02.10.2014 Date de dépôt international : 18.03.2014
CIB :
H01L 29/861 (2006.01), H01L 21/329 (2006.01), H01L 29/06 (2006.01), H01L 29/868 (2006.01)
Déposants : FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP)
Inventeurs : ONOZAWA, Yuichi; (JP).
YOSHIMURA, Takashi; (JP).
TAKISHITA, Hiroshi; (JP)
Mandataire : SAKAI, Akinori; A. SAKAI & ASSOCIATES, 5F, Toranomon Mitsui Building, 8-1, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1000013 (JP)
Données relatives à la priorité :
2013-061508 25.03.2013 JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)On a surface layer of a rear face of an n- semiconductor substrate, from an active area (10) across an edge termination structure portion (11), an n+ cathode layer (4) is provided. A cathode electrode (7) is provided over the entire surface of the n+ cathode layer (4). On the n+ cathode layer (4)-side of the interior of an n- drift area (1), an n-buffer layer (5) is provided from the active area (10) across an edge termination structure portion (11). On the n+ cathode layer (4)-side of the interior of the n- drift area (1), a floating buried p-layer (6) is provided at a position deeper from the substrate rear face than the n+ cathode layer (4). The buried p-layer (6) is uniformly provided over a predetermined range that is in contact with the n+ cathode layer (4). An edge portion (6a) of the buried p-layer (6) is positioned more to an inner side of a side surface (1a) of the n- semiconductor substrate. As a result, it is possible to achieve soft recovery, and to provide a semiconductor device with high reverse recovery resistance.
(FR)Selon l'invention, sur une couche de surface d'une face arrière d'un substrat de semi-conducteur de type n-, à partir d'une zone active (10) à travers une partie de structure de terminaison de bord (11), une couche de cathode de type n+ (4) est disposée. Une électrode de cathode (7) est disposée sur la totalité de la surface de la couche de cathode de type n+ (4). Sur le côté couche de cathode de type n+ (4) de l'intérieur d'une zone de dérive de type n- (1), une couche tampon de type n (5) est disposée à partir de la zone active (10) à travers une partie de structure de terminaison de bord (11). Sur le côté couche de cathode de type n+ (4) de l'intérieur de la zone de dérive n- (1), une couche de type p enterrée flottante (6) est disposée à une position plus profonde à partir de la face arrière de substrat que la couche de cathode de type n+ (4). La couche de type p enterrée (6) est disposée de manière uniforme sur une plage prédéterminée qui est en contact avec la couche de cathode de type n+ (4). Une partie de bord (6a) de la couche de type p enterrée (6) est positionnée plus près d'un côté interne d'une surface latérale (1a) du substrat de semi-conducteur de type n-. En résultat, il est possible d'obtenir une récupération sans à-coups et de proposer un dispositif semi-conducteur ayant une résistance de récupération inverse élevée.
(JA) n-半導体基板の裏面の表面層には、活性領域(10)からエッジ終端構造部(11)にわたって、n+カソード層(4)が設けられている。n+カソード層(4)の表面全体に、カソード電極(7)が設けられている。n-ドリフト領域(1)の内部のn+カソード層(4)側には、活性領域(10)からエッジ終端構造部(11)にわたってnバッファ層(5)が設けられている。n-ドリフト領域(1)の内部のn+カソード層(4)側には、基板裏面からn+カソード層(4)よりも深い位置にフローティングの埋め込みp層(6)が設けられている。埋め込みp層(6)は、n+カソード層(4)に接する所定範囲に一様に設けられている。埋め込みp層(6)の端部(6a)は、n-半導体基板の側面(1a)よりも内側に位置されている。これにより、ソフトリカバリー化を図ることができるとともに、逆回復耐量の大きい半導体装置を提供することができる。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)