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1. (WO2014156028) DISPOSITIF DE CAPTURE D'IMAGE À SEMI-CONDUCTEURS ET DISPOSITIF DE CAPTURE D'IMAGE
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/156028    N° de la demande internationale :    PCT/JP2014/001447
Date de publication : 02.10.2014 Date de dépôt international : 13.03.2014
CIB :
H04N 5/378 (2011.01), H04N 5/374 (2011.01)
Déposants : PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LTD. [JP/JP]; 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207 (JP)
Inventeurs : KITO, Takayasu; .
AMIKAWA, Hiroyuki; .
HIGUCHI, Masahiro; .
ORIGASA, Kenichi; .
FUJINAKA, Hiroshi;
Mandataire : NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Données relatives à la priorité :
2013-073928 29.03.2013 JP
Titre (EN) SOLID-STATE IMAGE PICKUP DEVICE AND IMAGE PICKUP DEVICE
(FR) DISPOSITIF DE CAPTURE D'IMAGE À SEMI-CONDUCTEURS ET DISPOSITIF DE CAPTURE D'IMAGE
(JA) 固体撮像装置及び撮像装置
Abrégé : front page image
(EN)This solid-state image pickup device (100) comprises: an image pickup region (102) in which a plurality of unit cells (101) are arranged in a matrix, each unit cell including at least one light-receiving unit, a transfer transistor that transfers a signal charge that has been photoelectrically converted by the light-receiving unit, and an amplification transistor that outputs an amplified signal corresponding to the signal charge amount; a plurality of vertical signal lines (VL) that are connected to the source electrode of each amplification transistor and that receive an output signal from each amplification transistor; a pixel power source line (VDDCELL) that is connected to the drain electrode of each amplification transistor and that is for supplying a power source voltage to each amplification transistor; a plurality of constant-current-source transistors that are connected so as to correspond to the respective vertical signal lines (VL); and a bias circuit (111) that controls the amount of current to be passed through the constant-current-source transistors on the basis of changes in the power source voltage.
(FR)La présente invention porte sur un dispositif de capture d'image à semi-conducteurs (100) comprenant : une région de capture d'image (102) dans laquelle une pluralité de cellules élémentaires (101) sont disposées dans une matrice, chaque cellule élémentaire comprenant au moins une unité réceptrice de lumière, un transistor de transfert qui transfère une charge de signal qui a été convertie photo-électriquement par l'unité réceptrice de lumière, et un transistor d'amplification qui émet un signal d'amplification correspondant au niveau de la charge de signal; une pluralité de lignes de signal verticales (VL) qui sont connectées à l'électrode source de chaque transistor d'amplification et qui reçoivent un signal de sortie de chaque transistor d'amplification; une ligne de bloc d'alimentation de pixels (VDDCELL) qui est connectée à l'électrode de drain de chaque transistor d'amplification et qui sert à alimenter chaque transistor d'amplification en une tension de bloc d'alimentation; une pluralité de transistors de source à courant constant qui sont connectés de façon à correspondre aux lignes de signal verticales (VL) respectives; et un circuit de polarisation (111) qui commande le niveau de courant qui doit passer par les transistors de source à courant constant sur la base des variations de tension de bloc d'alimentation.
(JA) 固体撮像装置(100)は、少なくとも一つの受光部と当該受光部によって光電変換された信号電荷を転送する転送トランジスタと信号電荷量に応じた増幅信号を出力する増幅トランジスタとを有する複数の単位セル(101)が行列状に配置された撮像領域(102)と、増幅トランジスタのソース電極に接続され当該増幅トランジスタの出力信号を受ける複数の垂直信号線VLと、増幅トランジスタのドレイン電極に接続され電源電圧を増幅トランジスタに供給するための画素電源配線VDDCELLと、複数の垂直信号線VLのそれぞれに対応して接続された複数の定電流源トランジスタと、電源電圧の変動に基づいて定電流源トランジスタに流す電流量を制御するバイアス回路(111)とを備える。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)