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1. (WO2014155691) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/155691    N° de la demande internationale :    PCT/JP2013/059586
Date de publication : 02.10.2014 Date de dépôt international : 29.03.2013
CIB :
H05B 33/22 (2006.01), G09F 9/30 (2006.01), H01L 27/32 (2006.01), H01L 51/50 (2006.01), H05B 33/26 (2006.01)
Déposants : FUJITSU SEMICONDUCTOR LIMITED [JP/JP]; 2-10-23 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033 (JP)
Inventeurs : MATSUZAWA, Yoshio; (JP).
SAITO, Tomiyasu; (JP).
ICHIKAWA, Hiromichi; (JP).
MISE, Tatsuya; (JP).
TAKEUCHI, Tetsuya; (JP)
Mandataire : OKAMOTO, Keizo; OKAMOTO PATENT OFFICE, Yamanishi Bldg., 4F, 11-7, Nihonbashi Ningyo-cho 3-chome,Chuo-ku, Tokyo 1030013 (JP)
Données relatives à la priorité :
Titre (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置とその製造方法
Abrégé : front page image
(EN)[Problem] To improve, in a semiconductor device and a method for manufacturing the same, reliability of the semiconductor device. [Solution] A semiconductor device having: a semiconductor substrate (1), a first insulating film (16) formed on the semiconductor substrate (1), a plurality of pixel electrodes (21p) formed at intervals on the first insulating film (16), and a second insulating film (25) formed on the first insulating film (16) between adjacent pixel electrodes (21p), the top surface (25x) of the second insulating film (25) being higher than the top surfaces (21x) of the pixel electrodes (21p), and all of the top surfaces (21x) of the pixel electrodes (21p) being exposed.
(FR)Cette invention concerne un dispositif à semi-conducteur et son procédé de fabrication conçus pour améliorer la fiabilité du dispositif à semi-conducteur. Ledit dispositif à semi-conducteur comprend : un substrat semi-conducteur (1), un premier film isolant (16) formé sur le substrat semi-conducteur (1), une pluralité d'électrodes de pixel (21p) formées par intervalles sur le premier film isolant (16), et un second film isolant (25) formé sur le premier film isolant (16) entre électrodes de pixel adjacentes (21p), la surface supérieure (25x) du second film isolant (25) étant plus élevée que les surfaces supérieures (21x) des électrodes de pixel (21p) et toutes les surfaces supérieures (21x) des électrodes de pixel (21p) étant exposées.
(JA)【課題】半導体装置とその製造方法において、半導体装置の信頼性を向上させること。 【解決手段】半導体基板1と、半導体基板1の上に形成された第1の絶縁膜16と、第1の絶縁膜16の上に間隔をおいて形成された複数の画素電極21pと、隣り合う画素電極21pの間の第1の絶縁膜16の上に形成された第2の絶縁膜25とを有し、第2の絶縁膜25の上面25xが画素電極21pの上面21xよりも高く、画素電極21pの上面21xの全面が露出した半導体装置による。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)