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1. (WO2014097524) COMPOSANT SEMICONDUCTEUR
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/097524    N° de la demande internationale :    PCT/JP2013/006369
Date de publication : 26.06.2014 Date de dépôt international : 29.10.2013
CIB :
H01L 21/3205 (2006.01), H01L 21/28 (2006.01), H01L 21/338 (2006.01), H01L 21/60 (2006.01), H01L 21/768 (2006.01), H01L 23/522 (2006.01), H01L 29/41 (2006.01), H01L 29/778 (2006.01), H01L 29/812 (2006.01)
Déposants : PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LTD. [JP/JP]; 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207 (JP)
Inventeurs : KAIBARA, Kazuhiro; .
HIRANO, Hiroshige;
Mandataire : FUJII, Kentaro; c/o Panasonic Intellectual Property Management Co., Ltd., 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207 (JP)
Données relatives à la priorité :
2012-280096 21.12.2012 JP
Titre (EN) SEMICONDUCTOR DEVICE
(FR) COMPOSANT SEMICONDUCTEUR
(JA) 半導体装置
Abrégé : front page image
(EN)This semiconductor device is provided with a first wiring layer laminated above an element electrode on a Si substrate, and a second wiring layer laminated above the first wiring layer. The first wiring layer includes first source electrode wiring and first drain electrode wiring, the second wiring layer includes second source electrode wiring and second drain electrode wiring, and the first wiring layer includes a first region where the first source electrode wiring and the first drain electrode wiring are continuously disposed, and a second region where the first source electrode wiring and the first drain electrode wiring are discontinuously disposed. The second source electrode wiring and the second drain electrode wiring are disposed to alternately cover the first region and the second region, an external connecting terminal is not connected above the second region, and the external connecting terminal is bonded to the second source electrode wiring and the second drain electrode wiring above the first region.
(FR)L'invention concerne un composant semiconducteur comprenant une première couche de câblage laminée au-dessus d'une électrode d'élément sur un substrat en Si, et une deuxième couche de câblage laminée au-dessus de la première couche de câblage. La première couche de câblage comprend un premier câblage d'électrode de source et un premier câblage d'électrode de drain, la deuxième couche de câblage comprend un deuxième câblage d'électrode de source et un deuxième câblage d'électrode de drain, et la première couche de câblage contient une première région où le premier câblage d'électrode de source et le premier câblage d'électrode de drain sont disposés de manière continue, et une deuxième région où le premier câblage d'électrode de source et le premier câblage d'électrode de drain sont disposés de manière discontinue. Le deuxième câblage d'électrode de source et le deuxième câblage d'électrode de drain sont disposés de manière à couvrir en alternance la première région et la deuxième région, une borne de connexion externe n'est pas connectée au-dessus de la deuxième région et la borne de connexion externe est reliée au deuxième câblage d'électrode de source et au deuxième câblage d'électrode de drain au-dessus de la première région.
(JA) 半導体装置は、Si基板上の素子電極の上方に積層された第1配線層と、第1配線層上方に積層された第2配線層とを備え、第1配線層は第1ソース電極配線及び第1ドレイン電極配線を含み、第2配線層は第2ソース電極配線及び第2ドレイン電極配線を含み、第1配線層は、第1ソース電極配線及び第1ドレイン電極配線が連続して配置されている第1領域と不連続に配置されている第2領域とを含み、第2ソース電極配線及び第2ドレイン電極配線のそれぞれは、第1領域と第2領域とを交互に覆うように配置され、第2領域の上方では外部接続端子が接続されず、第1領域の上方において第2ソース電極配線及び第2ドレイン電極配線と外部接続端子とが接合される。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : japonais (JA)
Langue de dépôt : japonais (JA)