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1. (WO2014094350) PROCÉDÉ D'UTILISATION D'UNE FPGA POUR RÉALISER UN ADRESSAGE 32 BITS ET UN ACCÈS DE DONNÉES SV
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/094350    N° de la demande internationale :    PCT/CN2013/001302
Date de publication : 26.06.2014 Date de dépôt international : 28.10.2013
CIB :
H04L 29/12 (2006.01), H04L 29/06 (2006.01)
Déposants : BEIJING SIFANG AUTOMATION CO., LTD [CN/CN]; No. 9, 4th St. Shangdi Information Industry Base Haidian, Beijing 100085 (CN)
Inventeurs : XIAO, Zhengqiang; (CN).
HOU, Zhiguang; (CN).
YUAN, Haitao; (CN).
HU, Jiong; (CN).
ZHOU, Tao; (CN).
CHEN, Qiurong; (CN).
XU, Wanfang; (CN).
XIAO, Kun; (CN).
FANG, Tongzhong; (CN)
Mandataire : GOLDENGATE; WU, Hongwei Suite 2312, The Spaces International Center No. 8 Dongdaqiao Road, Chaoyang District Beijing 100020 (CN)
Données relatives à la priorité :
201210559297.6 20.12.2012 CN
Titre (EN) METHOD FOR USING FPGA TO REALIZE 32-BIT ADDRESSING AND ACCESSING OF SV DATA
(FR) PROCÉDÉ D'UTILISATION D'UNE FPGA POUR RÉALISER UN ADRESSAGE 32 BITS ET UN ACCÈS DE DONNÉES SV
(ZH) 一种使用FPGA实现SV数据32位寻址访问的方法
Abrégé : front page image
(EN)Provided is a method for using an FPGA to realize 32-bit addressing and accessing of sample value (SV) data, for a device in an intelligent transformer substation to process digital SV data. The method comprises the following steps: an FPGA receives a raw packet of SV data based on the IEEE802.3 standard, analyzes the data structure of an Ethernet frame, utilizes the characteristics of the ASN.1 encoding rule to reorganize the SV data of a network byte order according to the Ethernet frame characteristics of the SV data, and converts the reorganized SV data into data capable of being directly accessed by a pure 32-bit addressing processor, thus greatly improving SV decoding efficiency. When a pure 32-bit addressing processor splits and reintegrates via software the SV data of a network byte order, the efficiency is dramatically reduced. The present invention solves the problem, and improves the decoding efficiency by 5-10 times.
(FR)La présente invention concerne un procédé pour utiliser une FPGA pour réaliser un adressage 32 bits et un accès de données de valeur d'échantillon (SV), pour un dispositif dans une sous-station de transformation intelligente pour traiter des données SV numériques. Le procédé comprend les étapes suivantes : une FPGA reçoit un paquet brut de données SV basées sur la norme IEEE802.3, analyse la structure de données d'une trame Ethernet, utilise les caractéristiques de la règle de codage ASN.1 pour réorganiser les données SV d'un ordre des octets du réseau en fonction des caractéristiques de trame Ethernet des données SV, et convertit les données SV réorganisées en données susceptibles d'être directement accédées par un processeur d'adressage 32 bits pur, améliorant ainsi sensiblement l'efficacité du décodage de SV. Lorsqu'un processeur d'adressage 32 bits pur divise et réintègre par un logiciel les données SV d'un ordre des octets du réseau, l'efficacité s'en trouve considérablement réduite. La présente invention résout ainsi ce problème et permet d'améliorer entre 5 et 10 fois l'efficacité de décodage.
(ZH)本发明提出了一种使用FPGA实现SV数据32位寻址访问的方法,应用于智能变电站中的设备处理数字化采样数据。包括以下步骤:FPGA接收基于IEEE802.3标准的SV数据裸包,分析以太网帧数据结构,根据SV数据的以太网帧特点,将网络字节序的SV数据利用ASN.1编码规则的特征进行数据重组,转化为纯32位寻址的处理器可以直接访问的数据,大大提高SV解码处理效率的。本发明解决了纯32位寻址的处理器,通过软件进行拆分和重新整合方法处理网络字节序的SV数据方法引起的效率大幅下降问题,能提升解码效率5-10倍。
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : chinois (ZH)
Langue de dépôt : chinois (ZH)