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1. (WO2014093890) COMMANDE DE DÉCALAGE D'HORLOGE MULTIFRÉQUENCE POUR UNE COMMUNICATION INTER-PUCES DANS DES SYSTÈMES NUMÉRIQUES SYNCHRONES
Dernières données bibliographiques dont dispose le Bureau international   

N° de publication :    WO/2014/093890    N° de la demande internationale :    PCT/US2013/075132
Date de publication : 19.06.2014 Date de dépôt international : 13.12.2013
CIB :
H03L 7/06 (2006.01), G06F 1/10 (2006.01)
Déposants : COHERENT LOGIX, INCORPORATED [US/US]; 1120 South Capital of Texas Hwy. Building 3, Suite 310 Austin, Texas 78746 (US)
Inventeurs : DOBBS, Carl S.; (US).
TROCINO, Michael R.; (US).
FAULKNER, Kenneth R.; (US).
SCHREPPEL, Christopher L.; (US)
Mandataire : HOOD, Jeffrey, C.; Meyertons, Hood, Kivlin, Kowert & Goetzel, P.C. P.O. Box 398 Austin, Texas 78767-0398 (US)
Données relatives à la priorité :
61/736,763 13.12.2012 US
Titre (EN) MULTI-FREQUENCY CLOCK SKEW CONTROL FOR INTER-CHIP COMMUNICATION IN SYNCHRONOUS DIGITAL SYSTEMS
(FR) COMMANDE DE DÉCALAGE D'HORLOGE MULTIFRÉQUENCE POUR UNE COMMUNICATION INTER-PUCES DANS DES SYSTÈMES NUMÉRIQUES SYNCHRONES
Abrégé : front page image
(EN)Embodiments are disclosed of a multi-chip apparatus capable of performing multi-rate synchronous communication between component chips. Each chip may receive a common clock reference signal, and may generate an internal clock signal dependent on the clock reference signal. A clock distribution tree and phase-locked loop may be used to minimize internal clock skew at I/O circuitry at the chip perimeter. Each chip may also generate an internal synchronizing signal that is phase-aligned to the received clock reference signal. Each chip may use its respective synchronizing signal to synchronize multiple clock dividers that provide software-selectable reduced-frequency clock signals to the I/O cells of the chip. In this way, the reduced-frequency clock signals of the multiple chips are edge-aligned to the low-skew internal clock signals, and phase-aligned to the common clock reference signal, allowing the I/O cells of the multiple chips to perform synchronous communication at multiple rates with low clock skew.
(FR)Les formes de réalisation de l'invention concernent un appareil multipuce capable d'établir une communication synchrone multidébit entre des puces de composants. Chaque puce reçoit un signal de référence d'horloge commune, et produit un signal d'horloge interne selon le signal de référence d'horloge. Un arbre de distribution d'horloge et une boucle à verrouillage de phase peuvent être utilisés afin de minimiser le décalage d'horloge interne dans un circuit d'E/S se situant sur le périmètre de la puce. Chaque puce peut aussi produire un signal de synchronisation interne, qui est aligné en phase par rapport au signal de référence d'horloge reçu. Chaque puce peut utiliser son signal de synchronisation respectif pour synchroniser de multiples diviseurs d'horloge qui fournissent des signaux d'horloge à fréquence réduite sélectionnable par logiciel aux cellules d'E/S de la puce. De cette manière, les signaux d'horloge à fréquence réduite des multiples puces sont alignés par le bord avec les signaux d'horloge interne à faible décalage, et alignés en phase par rapport au signal de référence d'horloge commune, ce qui permet aux cellules d'E/S des multiples puces d'établir une communication synchrone à de multiples débits, avec un faible décalage d'horloge.
États désignés : AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
Organisation régionale africaine de la propriété intellectuelle (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Office eurasien des brevets (OEAB) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Office européen des brevets (OEB) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organisation africaine de la propriété intellectuelle (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Langue de publication : anglais (EN)
Langue de dépôt : anglais (EN)